王 偉,李富華,謝衛(wèi)國(guó)

摘 要:針對(duì)DC-DC電源管理系統(tǒng)中所必須的欠壓鎖存(UVLO)功能,提出一種改進(jìn)的欠壓鎖存電路。所設(shè)計(jì)的電路在不使用額外的帶隙基準(zhǔn)電壓源作為比較基準(zhǔn)的情況下,實(shí)現(xiàn)了閾值點(diǎn)電位、比較器的滯回區(qū)間等參量的穩(wěn)定。整個(gè)電路采用CSMC 0.5 μm BCD工藝設(shè)計(jì),使用HSpice軟件仿真,結(jié)果表明所設(shè)計(jì)的UVLO電路具有結(jié)構(gòu)簡(jiǎn)單、反應(yīng)靈敏、溫度漂移小、功耗低等特點(diǎn)。

關(guān)鍵詞:欠壓鎖存;電源管理;帶隙基準(zhǔn);滯回區(qū)間;BCD工藝

中圖分類(lèi)號(hào):TN710文獻(xiàn)標(biāo)識(shí)碼:B

文章編號(hào):1004-373X(2009)20-007-04

Design of Under Voltage Lock Out Circuit Based on 0.5 μm BCD Process

WANG Wei,LI Fuhua,XIE Weiguo

(School of Electronics and Information,Soochow University,Suzhou,215021,China)

Abstract:According to the necessary function of Under Voltage Lock Out (UVLO) in DC-DC power management systems,an improved UVLO circuit is proposed.The circuit realizes stability of parameters such as threshold point voltage,hysteretic range of the comparator etc,without utilizing an extra bandgap reference voltage source as compare reference.The UVLO circuit is implemented in 0.5 μm BCD process of CSMC.The results of HSpice simulation tool show that the UVLO has simple circuit,sensitive response,low temperature draft and low power consumption.

Keywords:under voltage lock out;power management;bandgap reference;hysteretic range;BCD process

隨著集成電路技術(shù)的發(fā)展,對(duì)電源管理芯片的開(kāi)關(guān)頻率、傳輸延遲、穩(wěn)定性、功耗等各種要求越來(lái)越高,以保證電源電壓在波動(dòng)的情況下能夠可靠的工作。

一般的電源芯片上電啟動(dòng)時(shí),電源會(huì)通過(guò)輸入端的等效電阻和電容對(duì)其充電,使得電源芯片的電壓逐步上升,直到電壓上升到芯片的開(kāi)啟電壓時(shí)電路正常工作。然而若系統(tǒng)的負(fù)載電流較大,有可能把電路的電壓拉低到開(kāi)啟電壓以下,出現(xiàn)一開(kāi)啟就關(guān)斷的情況。為了保證電路正常進(jìn)入啟動(dòng)狀態(tài)并且穩(wěn)定工作,同時(shí)也為了電路工作時(shí)電源電壓的波動(dòng)不會(huì)對(duì)整個(gè)電路和系統(tǒng)造成損害,一般使用所謂的欠壓鎖存(Under Voltage Lock Out,UVLO)電路對(duì)電源電壓實(shí)時(shí)監(jiān)控和鎖存。

傳統(tǒng)電源管理類(lèi)集成電路的欠壓鎖存電路的設(shè)計(jì)思路都是由比較器、帶隙基準(zhǔn)參考電壓和一些邏輯部件構(gòu)成的[1-3],其存在響應(yīng)速度跟不上,功耗大,電路面積太大等問(wèn)題。針對(duì)這些問(wèn)題,設(shè)計(jì)一種新的欠壓鎖存電路,在不使用額外的基準(zhǔn)電壓源和比較器以及復(fù)雜的數(shù)字邏輯的情況下,能夠達(dá)到UVLO的各項(xiàng)指標(biāo)。它最主要的特點(diǎn)就是具有簡(jiǎn)單的電路結(jié)構(gòu)、高的反應(yīng)速度、低的溫度敏感性和精準(zhǔn)的門(mén)限電壓,同時(shí)版圖面積節(jié)省、功耗較低。

1 應(yīng)用框圖與傳統(tǒng)電路結(jié)構(gòu)

圖1是DC-DC電源管理系統(tǒng)結(jié)構(gòu)圖。引腳Vstr直接與220 V交流整流器相連,最大耐壓650 V。只要芯片一上電,UVLO電路就實(shí)時(shí)地對(duì)電源電壓進(jìn)行監(jiān)控。芯片剛上電時(shí),電流通過(guò)引腳Vstr給引腳VCC外接電容充電,當(dāng)充電到芯片預(yù)置的開(kāi)啟電壓Von時(shí),UVLO電路輸出電平發(fā)生翻轉(zhuǎn),芯片內(nèi)部電路開(kāi)始工作,Vstr對(duì)地短路,芯片電源由輔助變壓器對(duì)VCC外接電容充電供給。正如上所述,UVLO電路同時(shí)設(shè)置了一個(gè)關(guān)閉電壓Voff(Voff

由此可見(jiàn),UVLO電路實(shí)質(zhì)上是一個(gè)遲滯電壓比較器,它必須具備反應(yīng)速度靈敏,門(mén)限電壓穩(wěn)定,滯回區(qū)間合理,溫度漂移較低等特點(diǎn)。

但是許多電源管理類(lèi)集成電路的欠壓鎖存電路的設(shè)計(jì)思路都是由比較器、帶隙基準(zhǔn)參考電壓和一些邏輯部件構(gòu)成的[1-3],如圖2所示。不是響應(yīng)速度跟不上,就是功耗太大,更重要的是這種電路使用帶隙基準(zhǔn)參考電壓源和分壓電路,太過(guò)于復(fù)雜,使得電路面積太大而不利于降低成本。

圖1 DC-DC電源管理系統(tǒng)結(jié)構(gòu)圖

圖2 傳統(tǒng)的UVLO電路結(jié)構(gòu)圖

在此提出一種基于0.5 μm BCD工藝的UVLO電路,在不使用額外基準(zhǔn)電壓源和比較器以及復(fù)雜數(shù)字邏輯的情況下,能夠達(dá)到UVLO的各項(xiàng)指標(biāo),其最主要的特點(diǎn)就是具有簡(jiǎn)單的電路結(jié)構(gòu)、高反應(yīng)速度、低溫度敏感性和精準(zhǔn)的門(mén)限電壓,同時(shí)版圖面積節(jié)省、功耗較低。

2 電路工作原理

如圖3為所設(shè)計(jì)的UVLO電路圖。

圖3 應(yīng)用帶隙基準(zhǔn)比較器的UVLO電路圖

晶體管Q1和Q2,電阻R1,R2利用了帶隙基準(zhǔn)原理組成的比較器,有些文獻(xiàn)也把這種比較器稱(chēng)為帶隙基準(zhǔn)比較器[4]。文獻(xiàn)[4]給出了類(lèi)似的電路拓?fù)浣Y(jié)構(gòu),但是對(duì)于電路具體工作原理沒(méi)有做出詳細(xì)的解釋。MOS管M2,M3為其提供有源負(fù)載, M1,M2,M3,M4,M5,M6組成鏡像管, R3,R4,R5,R6和M9組成電阻分壓網(wǎng)絡(luò),其中M9管的作用下面會(huì)詳細(xì)介紹,R7,M7;R8,M8組成兩級(jí)反相器,Vaa是由VCC通過(guò)穩(wěn)壓二極管產(chǎn)生。

取晶體管Q1的發(fā)射區(qū)面積是Q2的6倍,那么兩個(gè)晶體管的跨導(dǎo)關(guān)系是[5-7]:

gm1=6gm2

由于電阻R1,R2的射極反饋?zhàn)饔?所以晶體管Q1,Q2的等效跨導(dǎo)分別是:

Gm1=gm1/[1+gm1(R1+R2)]

Gm2=gm21+gm2R2

Gm1=gm21/6+gm2(R1+R2)=

gm21+gm2R2+gm2R1+1/6-1

一般情況下gm2R11,所以Gm1

(1) 當(dāng)VCC比正常供電低的情況下,由于Q1的等效跨導(dǎo)較Q2的跨導(dǎo)小,流過(guò)Q2的電流IC2比流過(guò)Q1的電流IC1小。如果M1,M2,M3,M4,M5,M6都處在飽和區(qū),那么通過(guò)電流鏡M1,M2,M5,M6鏡像到M6管的漏電流ID6比通過(guò)電流鏡M3,M4鏡像到M4的漏電流ID4(ID4和ID6均指的是大小而不包含方向)大,這在同一條直流通路下是不可能的,這就驅(qū)使M6進(jìn)入線形區(qū),以保持和M4的漏電流相等。這樣帶隙基準(zhǔn)比較器的輸出X點(diǎn)為低電位,經(jīng)反向后UVLO輸出高電位從而關(guān)閉基準(zhǔn)電源和鎖存整個(gè)芯片。應(yīng)當(dāng)注意的是此時(shí)M9管處于導(dǎo)通狀態(tài)。

(2) 當(dāng)VCC繼續(xù)上升到接近Von時(shí),流過(guò)Q1和Q2集電極電流近似相等,即IC1霫C2,那么這時(shí)所有鏡像對(duì)管都處于飽和區(qū)且電流相等。由于PMOS導(dǎo)通電阻比NMOS導(dǎo)通電阻大2~3倍,選擇Vaa=5 V,則X點(diǎn)電位大于M7的閾值電壓,M7管導(dǎo)通且首先工作在飽和區(qū),選擇M7,M8管的寬長(zhǎng)比相等, R7=R8,此時(shí):

VUVLO=VGS9=Vaa-ID7,D8R7,8

只要適當(dāng)選擇M7,M8管的寬長(zhǎng)比和電阻R7,R8的大小,就能使得UVLO仍然輸出高電平,從而達(dá)到關(guān)斷基準(zhǔn)電源和鎖存整個(gè)芯片的目的。

(3) 當(dāng)VCC上升到大于Von時(shí),由于Q2比Q1的跨導(dǎo)大,所以,IC2迅速超過(guò)IC1。假設(shè)帶隙基準(zhǔn)比較器中各個(gè)鏡像對(duì)管都處于飽和區(qū),則同第二節(jié)(1)中的分析。同一直流通路上的電流ID6較ID4小,這是不可能的,所以這會(huì)驅(qū)使M4管進(jìn)入線形區(qū)。這樣,帶隙基準(zhǔn)比較器輸出X點(diǎn)電位上升到高電平,經(jīng)反相器反向后使得M9管關(guān)閉, A點(diǎn)電位進(jìn)一步被拉升,從而確保UVLO輸出為低電平,使得芯片正常工作。正是由于鏡像對(duì)管對(duì)流過(guò)它們電流差異具有高度敏感性,所以這種UVLO電路反應(yīng)速度很快。

當(dāng)VCC由高壓慢慢變低時(shí),同樣也有三種情況:

①當(dāng)VCC

② 當(dāng)VCC下降到接近Voff時(shí),類(lèi)似于前面提到的(2),這時(shí)IC1霫C2,帶隙基準(zhǔn)比較器中的各個(gè)鏡像管都工作在飽和區(qū),X點(diǎn)的電位同樣可以驅(qū)動(dòng)M7管導(dǎo)通,且使其首先進(jìn)入在線性區(qū)(注意同前面提到的(2)的區(qū)別),M9管關(guān)閉,UVLO輸出仍為低電壓。

③ 當(dāng)VCC下降到Voff時(shí),IC1>IC2,M6進(jìn)入線性區(qū),X點(diǎn)電位被拉低,經(jīng)過(guò)反向器作用,M9管導(dǎo)通,此時(shí)進(jìn)一步達(dá)到低壓鎖存的效果。應(yīng)當(dāng)注意的是此時(shí)的Von≠Voff。

從上面的分析可知,當(dāng)晶體管Q1和Q2的集電極電流相等時(shí),帶隙基準(zhǔn)比較器各個(gè)鏡像對(duì)管都工作在飽和區(qū),此時(shí)A的電壓大小非常關(guān)鍵。設(shè)此時(shí)A點(diǎn)電壓為VREF,Q1,Q2集電極電流為:

IC1=IC2=(VBE2-VBE1)/R1

對(duì)于雙極晶體管的基極發(fā)射極電壓,有以下關(guān)系:

VBE=VTln(IC/IS)

而IS∝SE,其中,是晶體管發(fā)射極面積。由于Q1的發(fā)射極面積是Q2的6倍,所以,式中:

IC1= IC2=(VTln 6)/R1

VREF=VBE2+2IC2R2=VBE2+2(R2/R1)VT ln 6

由于VBE具有負(fù)的溫度系數(shù),而VT具有正的溫度系數(shù),只要適當(dāng)選擇電阻R1、R2的比值,就可以實(shí)現(xiàn)幾乎零溫度系數(shù)的帶隙電壓[8]?，F(xiàn)在再分別計(jì)算Von和Voff。

由上面分析可知,當(dāng)電源電壓VCC升高到尚未達(dá)到UVLO的開(kāi)啟電壓Von時(shí),UVLO輸出高電平,且M9處于導(dǎo)通狀態(tài)(忽略其導(dǎo)通電阻),此時(shí)A點(diǎn)電壓為:

VA=R4+(R5∥R6)R3+R4+(R5∥R6)×VCC

只有VA>VREF時(shí),UVLO的電平才會(huì)翻轉(zhuǎn),這樣就得到了開(kāi)啟電壓的門(mén)限值Von,

R4+(R5∥R6)R3+R4+(R5∥R6)×Von=VREF

Von=R3+R4+(R5∥R6)R4+(R5∥R6)×VREF

一旦VCC>Von,M9管關(guān)閉,這時(shí)A點(diǎn)電壓:

VA=R4+R5R3+R4+R5×Von

大于VREF,使得UVLO更穩(wěn)定地輸出低電平。

同理,可以得出UVLO的關(guān)閉電壓值Voff:

Voff=R3+R4+R5R4+R5×VREF

那么UVLO的滯回區(qū)間為:

Von-Voff=

R3+R4+(R5∥R6)R4+(R5∥R6)-R3+R4+R5R4+R5×VREF

3 電路仿真與分析

使用HSpice電路仿真軟件在 CSMC 0.5 μm BCD工藝庫(kù)下對(duì)UVLO電路進(jìn)行仿真。由上面分析可知,UVLO電平翻轉(zhuǎn)與晶體管Q1,Q2集電極電流變化速度快慢密切相關(guān),所以對(duì)帶隙基準(zhǔn)晶體管上集電極電流變化做了如圖4的仿真。從圖4中可以明顯看出,在2 ms以前,IC1>IC2,UVLO輸出高電平。在2 ms時(shí),兩個(gè)晶體管的電流都急劇變大,但是由于Q2管的跨導(dǎo)比Q1管小,所以很快,IC1

圖4 UVLO隨及晶體管集電極電流隨電源電壓變化關(guān)系圖

因?yàn)镈C-DC芯片應(yīng)用的溫度范圍比較大,而且工藝中的電阻、晶體管等受溫度影響也比較大,所以在實(shí)際設(shè)計(jì)中,應(yīng)當(dāng)充分考慮到這點(diǎn)。在此對(duì)UVLO在不同溫度下進(jìn)行仿真,盡可能把滯回區(qū)間的誤差縮小到很小的范圍內(nèi),以滿足DC-DC芯片在寬溫度范圍內(nèi)工作。表1和圖5是對(duì)本文所設(shè)計(jì)的UVLO電路在-40 ℃,25 ℃,80 ℃和140 ℃下的仿真結(jié)果。從中可以看出,在25 ℃時(shí),Von=9 V,Voff=7 V,滯回區(qū)間是2 V。在其他溫度下的偏差最大也不超過(guò)0.2 V,可見(jiàn)其最突出的優(yōu)勢(shì)是可以在寬溫度范圍內(nèi)工作而不失精度。

表1 典型溫度下Von和Voff的測(cè)量值-40 ℃25 ℃80 ℃ 140 ℃

Von/V8.8399.129.16

Voff/V6.8777.037.08

除此之外,當(dāng)芯片發(fā)生欠壓鎖存時(shí),芯片的功耗也是非常小的。這主要是因?yàn)楫?dāng)芯片發(fā)生欠壓鎖存時(shí),芯片的其他部分都不工作,也就不消耗功率,UVLO電路的主要功耗是流過(guò)帶隙晶體管和R3,R4,R5,R6電阻的電流所產(chǎn)生,只要適當(dāng)?shù)卣{(diào)節(jié)這些電阻阻值就可以把功耗降低到最低,但是考慮到版圖的面積,實(shí)際仿真中的功耗可減小到150 μW以下。

4 版圖設(shè)計(jì)

使用CSMC 0.5 μm BCD工藝技術(shù),對(duì)UVLO電路設(shè)計(jì)版圖[9,10]。由于利用帶隙基準(zhǔn)原理,在要求精度較高的情況下,設(shè)計(jì)時(shí)應(yīng)注意UVLO模塊與其他模塊隔離。與傳統(tǒng)的UVLO電路相比,最顯著的提升就是版圖面積大大縮小,只要工藝中包含高阻值的電阻類(lèi)型,這種優(yōu)勢(shì)就更為突出。

圖5 典型溫度下UVLO輸出特性曲線圖

5 結(jié) 語(yǔ)

在此針對(duì)DC-DC電源管理系統(tǒng)所必須的欠壓所存功能,詳細(xì)介紹一種新的改進(jìn)UVLO電路,相對(duì)于傳統(tǒng)的UVLO電路,它最突出的優(yōu)點(diǎn)是不使用額外的帶隙基準(zhǔn)源和復(fù)雜的數(shù)字邏輯,因此節(jié)省了芯片面積。 HSpice仿真結(jié)果表明,它在-40~+140 ℃范圍內(nèi)最大失真不超

過(guò)2%,因此可以在寬溫度范圍內(nèi)工作?；具m用于各種類(lèi)型的電源管理類(lèi)芯片,對(duì)工藝要求也不高。

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