朱立軍,單長(zhǎng)虹,李 勇

摘 要:針對(duì)傳統(tǒng)的全數(shù)字鎖相環(huán)只能鎖定已知信號(hào)和鎖頻范圍較小的問(wèn)題,提出了一種自動(dòng)變?？刂频膶掝l帶全數(shù)字鎖相環(huán)。對(duì)比分析了各類全數(shù)字鎖相環(huán)鎖頻、鎖相的工作機(jī)理,提出了一種新的系統(tǒng)模型,重點(diǎn)研究了快速鎖定和頻帶拓寬的原理及實(shí)現(xiàn)方法。應(yīng)用EDA技術(shù)完成系統(tǒng)設(shè)計(jì),并進(jìn)行計(jì)算機(jī)仿真。仿真結(jié)果證實(shí)了該設(shè)計(jì)具有快的鎖定速度、寬的鎖頻范圍、并能快速跟蹤頻率突變的輸入信號(hào)。該鎖相環(huán)通用性強(qiáng),易于集成,可作為IP核用于SoC的設(shè)計(jì)。

關(guān)鍵詞:全數(shù)字鎖相環(huán);鑒頻器;自動(dòng)變模;寬頻帶

中圖分類號(hào):TN402文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2009)20-011-03

Automatic Modulus Controlled All Digital Phase Locked Loop with Large Lock-in Range

ZHU Lijun,SHAN Changhong,LI Yong

(College of Electronic Engineering,Nanhuan University,Hengyang,421001,China)

Abstract:An automatic modulus controlled all digital phase locked loop with large lock-in range is proposed for solving problems that the traditional ADPLL only can lock a known signal and lock-in range is narrow.By comparing and analysing all sorts of frequency and phase locking mechinaisims respectively shown in different conventional all digital phase-locked loop systems,a novel system model is proposed.The principle and method of implementation about fast locked and widen bandwith are introduced emphasely.The whole system is designed by using EDA technology,and simulated by using computer.It makes sure from the simulation results that the design method has fast phase-locked speed and wide frequency-locked range,and the phase locked loop can track the input signal quckly when a jump of the input signal frequency occurs.The PLL is characteristic of excellent adpation,it is prone to system integration and thus can be packed as an IP core for SoC application.

Keywords:all digital phase locked loop;frequency detector;automatic modulus control;large lock-in rang

目前數(shù)字鎖相環(huán)在數(shù)字通信、雷達(dá)、無(wú)線電電子學(xué)、儀表儀器、高速計(jì)算機(jī)及導(dǎo)航系統(tǒng)中得到了廣泛的應(yīng)用[1,2]。與傳統(tǒng)的模擬鎖相環(huán)相比,全數(shù)字鎖相環(huán)克服了模擬鎖相環(huán)易受電壓變化的影響和溫度漂移的缺點(diǎn),因而具有工作穩(wěn)定、可靠性高、方便實(shí)現(xiàn)等優(yōu)點(diǎn)[3]。隨著大規(guī)?？删幊踢壿嬈骷陌l(fā)展,不僅為全數(shù)字鎖相環(huán)的設(shè)計(jì)帶來(lái)的前所未有的方便,而且可以把整個(gè)系統(tǒng)作為一個(gè)功能模塊,嵌入SoC(System on Chip)中,構(gòu)成片內(nèi)鎖相環(huán)[4],提高環(huán)路的工作性能,這將具有非常重大的意義。

全數(shù)字鎖相環(huán)的結(jié)構(gòu)形式多種多樣,但都是以實(shí)現(xiàn)鎖相速度更快,鎖相范圍更大,相位抖動(dòng)更小作為設(shè)計(jì)的目標(biāo)[5,6]。目前的全數(shù)字鎖相環(huán)大多是在已知輸入信號(hào)頻率的前提下,考慮系統(tǒng)的時(shí)鐘頻率,然后確定除N計(jì)數(shù)器的N值[7]。這類全數(shù)字鎖相環(huán)的中心頻率是不可以改變的,因此,鎖頻范圍有限。當(dāng)輸入信號(hào)的頻率發(fā)生較大變化時(shí),該鎖相環(huán)將不能達(dá)到鎖定狀態(tài)。文獻(xiàn)[5]設(shè)計(jì)了一種高精度自動(dòng)變?？刂频目焖偃珨?shù)字鎖相環(huán),該方法既可以大大提高鎖定速度,又能夠大幅度降低噪聲對(duì)環(huán)路的干擾,但是該數(shù)字鎖相環(huán)的頻帶寬度較窄,在應(yīng)用上受到了限制。有文獻(xiàn)對(duì)數(shù)字鎖相環(huán)的頻帶如何拓寬進(jìn)行研究,其主要的思想是改變環(huán)路的中心頻率。文獻(xiàn)[8]采用可控模/數(shù)分頻器的簡(jiǎn)單方法實(shí)現(xiàn)捕獲時(shí)間小而捕獲帶寬寬的全數(shù)字鎖相環(huán),解決了“捕獲時(shí)間”和“捕獲帶寬”兩者相互矛盾的問(wèn)題。但是該方法實(shí)現(xiàn)的全數(shù)字鎖相環(huán)在輸入信號(hào)頻率發(fā)生的突變時(shí),將無(wú)法鎖定。

在此提出了一種具有自動(dòng)變?？刂频膶掝l帶的全數(shù)字鎖相環(huán)。在傳統(tǒng)的自動(dòng)變?？刂频娜珨?shù)字鎖相環(huán)的基礎(chǔ)上,增加了獨(dú)特的鑒頻鎖存模塊,能夠隨時(shí)跟蹤輸入信號(hào)頻率的變化,在先鎖定輸入信號(hào)頻率的基礎(chǔ)上快速實(shí)現(xiàn)相位的鎖定。整個(gè)系統(tǒng)采用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn),使用Quartus Ⅱ軟件對(duì)系統(tǒng)進(jìn)行仿真驗(yàn)證,給出了計(jì)算機(jī)的仿真結(jié)果。

1 改進(jìn)后的自動(dòng)變?？刂频娜珨?shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理

如圖1所示為改進(jìn)后的自動(dòng)變模控制的全數(shù)字鎖相環(huán)的系統(tǒng)方框圖。圖中的鑒相器采用邊沿觸發(fā)鑒相器,相對(duì)于異或門鑒相器具有更大的鑒相范圍,邊沿觸發(fā)型鑒相器的線性鑒相范圍為±π。該設(shè)計(jì)中的數(shù)字環(huán)路濾波器為可變模的K可逆計(jì)數(shù)器,鑒相器的輸出ue作為K可逆計(jì)數(shù)器的計(jì)數(shù)方向控制信號(hào),K計(jì)數(shù)器的計(jì)數(shù)值增加到K時(shí),就輸出“加”指令;反之,K計(jì)數(shù)器的計(jì)數(shù)值減到0時(shí),就輸出“減”指令。在系統(tǒng)工作過(guò)程中,自動(dòng)變?？刂破魍ㄟ^(guò)檢測(cè)電路對(duì)輸入信號(hào)ui和輸出信號(hào)uo的相位差進(jìn)行計(jì)數(shù),然后經(jīng)過(guò)比較電路和模數(shù)控制電路選擇合適的模值mo,不斷地更新K計(jì)數(shù)器的K值。脈沖加減電路作為數(shù)控振蕩器的一部分,是整個(gè)系統(tǒng)中最重要的模塊。脈沖加減電路的功能是在接收到“加”、“扣”指令時(shí),能夠準(zhǔn)確地在本地高速時(shí)鐘clk中插入和扣除一個(gè)脈沖,把調(diào)整后的脈沖序列作為除N計(jì)數(shù)器的時(shí)鐘源,對(duì)輸出信號(hào)uo的相位進(jìn)行調(diào)整。該設(shè)計(jì)的最大特點(diǎn)就是除N計(jì)數(shù)器模塊的N值可以根據(jù)輸入信號(hào)的變化不斷更新,使輸出信號(hào)uo快速跟蹤輸入信號(hào)ui的頻率,同時(shí)達(dá)到對(duì)系統(tǒng)中心頻率的不斷更新,實(shí)現(xiàn)寬頻帶快速鎖相的目的。N值的檢測(cè)是由鑒頻和鎖存模塊實(shí)現(xiàn)的,當(dāng)輸入信號(hào)ui為上升沿時(shí),內(nèi)部計(jì)數(shù)器開(kāi)始計(jì)數(shù),直到ui變?yōu)榈碗娖綍r(shí),計(jì)數(shù)器停止計(jì)數(shù)。同時(shí)在ui為低電平時(shí)把計(jì)數(shù)結(jié)果送入鎖存器中作為除N計(jì)數(shù)器的分頻值。上述即為改進(jìn)后的自動(dòng)變模控制的全數(shù)字鎖相環(huán)的工作原理。

圖1 改進(jìn)后的自動(dòng)變?？刂频娜珨?shù)字鎖相環(huán)系統(tǒng)方框圖

從以上的分析可知,該設(shè)計(jì)的全數(shù)字鎖相環(huán)具有兩個(gè)顯著優(yōu)點(diǎn):第一,由于采用自動(dòng)變?？刂频臄?shù)字環(huán)路濾波器,很好地解決了環(huán)路的捕捉時(shí)間和抗噪聲性能之間的矛盾。模值K的大小對(duì)整個(gè)系統(tǒng)的性能具有很大影響,K值越大,系統(tǒng)響應(yīng)越慢,捕捉時(shí)間越長(zhǎng);相反,K值越小,系統(tǒng)響應(yīng)越快,捕捉時(shí)間越短[9]。但是在系統(tǒng)由捕捉進(jìn)入同步過(guò)程后,如果K值太小,會(huì)因可逆計(jì)數(shù)器的頻繁循環(huán)計(jì)數(shù)而產(chǎn)生持續(xù)的進(jìn)位或借位脈沖,導(dǎo)致輸出信號(hào)相位抖動(dòng),增加了同步誤差。采用自動(dòng)變?？刂坪?系統(tǒng)可以根據(jù)輸入/輸出信號(hào)相位誤差的大小,對(duì)模值K進(jìn)行選擇更新。在環(huán)路捕捉過(guò)程中,選擇較小的模值,可增加環(huán)路帶寬,加快鎖定速度;在同步過(guò)程中,選擇較大的模值,可縮小環(huán)路帶寬,有利于抑制相位抖動(dòng),減小同步誤差,從而可以實(shí)現(xiàn)快速高精度的鎖相。第二,在傳統(tǒng)全數(shù)字鎖相環(huán)結(jié)構(gòu)的基礎(chǔ)上增加了獨(dú)特的鑒頻鎖存模塊,不僅可以捕捉和鎖定未知的輸入信號(hào),還可以使系統(tǒng)具有較寬的頻帶寬度,實(shí)現(xiàn)對(duì)頻率發(fā)生變化的輸入信號(hào)的快速鎖定。該設(shè)計(jì)的頻帶拓寬原理可以描述為:在鑒頻鎖存模塊,輸入信號(hào)頻率的計(jì)算是以外部高速時(shí)鐘作為時(shí)鐘源的,外部時(shí)鐘頻率越高得到的N值越精確。能夠精確計(jì)算出的頻率值就相當(dāng)于不同系統(tǒng)中心頻率,而在每個(gè)中心頻率附近鎖相環(huán)系統(tǒng)都有一個(gè)捕捉帶。因此,選擇合適的外部高速時(shí)鐘,不同的中心頻率所得到的不同捕捉帶,就可以構(gòu)成整個(gè)環(huán)路的捕捉帶。所以,該設(shè)計(jì)與傳統(tǒng)的數(shù)字鎖相環(huán)系統(tǒng)相比具有較寬的頻帶。如圖2所示為頻帶拓寬原理示意圖。

圖2 頻帶拓寬原理示意圖

2 系統(tǒng)設(shè)計(jì)和計(jì)算機(jī)仿真結(jié)果

該設(shè)計(jì)在Altera公司生產(chǎn)的Quartus Ⅱ 7.1開(kāi)發(fā)軟件平臺(tái)上,運(yùn)用自頂向下的系統(tǒng)設(shè)計(jì)方法,首先根據(jù)系統(tǒng)各功能模塊的要求,使用VHDL語(yǔ)言編寫程序,設(shè)計(jì)出環(huán)路各個(gè)部分的邏輯電路,并進(jìn)行仿真驗(yàn)證。然后,再將各個(gè)部分組合起來(lái)進(jìn)行系統(tǒng)設(shè)計(jì)和仿真。最后,用FPGA芯片予以實(shí)現(xiàn)[10]。限于篇幅,這里只對(duì)鑒頻鎖存模塊的VHDL設(shè)計(jì)、仿真作為一個(gè)列子具體給出。其余模塊不再贅述。該模塊頂層部分的VHDL源代碼如下:

library IEEE

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity JS is

port(clk_up:in std_logic;

reset:in std_logic;

fin:in std_logic;

N:out std_logic_vector(31 downto 0));

end entity;

architecture behave of JS is

component JPQ is

Port (clk_up:in std_logic;

reset:in std_logic;

fin:in std_logic;

N:out std_logic_vector(31 downto 0) );

end component;

component SCQ is

Port (reset:in std_logic;

fin: in std_logic;

N: in std_logic_vector (31 downto 0);

N_mode: out std_logic_vector(31 downto 0) );

end component;

signal N1,N2:std_logic_vector(31 downto 0);

begin

JPQ1:JPQ port map (clk_up,reset,fin,N1);

SCQ1:SCQ port map (reset,fin,N2,N);

N2<=N1;

end behave;

圖3為Quartus Ⅱ 7.1綜合出的鑒頻鎖存模塊的RTL原理圖。圖中JPQ,SCQ分別是由底層的VHDL代碼綜合出的鑒頻器和鎖存器,實(shí)現(xiàn)對(duì)輸入信號(hào)鑒頻和鎖存的功能。圖4為Quartus Ⅱ 7.1的時(shí)序仿真波形圖。圖3中clk_up=1 ns為鑒頻鎖存模塊的時(shí)鐘源,fin為系統(tǒng)的輸入信號(hào)ui的輸入端,reset為系統(tǒng)的復(fù)位信號(hào),N[31..0]為鎖存器輸出的鑒頻結(jié)果。仿真結(jié)果表明該模塊可以正確的完成鑒頻和鎖存的功能。

圖3 鑒頻鎖存模塊的RTL原理圖

圖4 鑒頻器和鎖存模塊的仿真波形圖

環(huán)路中各部分的設(shè)計(jì)仿真完成之后,再對(duì)整個(gè)系統(tǒng)進(jìn)行設(shè)計(jì)和驗(yàn)證。在仿真圖中clk為系統(tǒng)時(shí)鐘;reset為復(fù)位信號(hào);en為系統(tǒng)使能信號(hào);fin和fout分別為輸入輸出信號(hào);ue表明fin是超前還是滯后fout;add1,sub1是“加”、“扣”脈沖信號(hào);K為fin和fout之間相位誤差的量化值;N_mode為除N計(jì)數(shù)器的N值。自動(dòng)變?？刂齐娐犯鶕?jù)輸入與輸出信號(hào)之間誤差的大小,將環(huán)路的工作過(guò)程分為:快捕區(qū)、慢捕區(qū)和同步區(qū)。圖5為輸入信號(hào)周期Tui=23 ns的仿真波形圖。圖6為輸入信號(hào)周期Tui=100 ns的仿真波形圖。

圖5 Tui=23 ns的仿真波形圖

圖6 Tui=100 ns的仿真波形圖

圖5和圖6表明:該設(shè)計(jì)對(duì)輸入的高頻和低頻信號(hào)都具有快的跟蹤性能。圖7為輸入信號(hào)周期Tui由23 ns變到100 ns的仿真波形圖。圖8為輸入信號(hào)的周期Tui由90 ns變到20 ns的仿真波形圖。圖7和圖8表明:該設(shè)計(jì)對(duì)頻率突變(高頻突變到低頻和低頻突變到高頻)的輸入信號(hào)具有快的跟蹤性能。

圖7 Tui由23 ns變到100 ns的仿真波形圖

圖8 Tui由90 ns變到20 ns的仿真波形圖

3 結(jié) 語(yǔ)

通過(guò)計(jì)算機(jī)仿真可以看出:設(shè)計(jì)的全數(shù)字鎖相環(huán)具有很快的鎖相速度,大量的實(shí)驗(yàn)表明在7個(gè)輸入信號(hào)周期內(nèi)環(huán)路就進(jìn)入鎖定狀態(tài)。從圖5和圖6的仿真結(jié)果可以看出,設(shè)計(jì)的全數(shù)字鎖相環(huán)鎖頻范圍很寬。另外,鎖相精度和系統(tǒng)的外部高頻時(shí)鐘有很大關(guān)系,如果時(shí)鐘頻率很高,那么鎖相精度就越高。同時(shí),外部高頻時(shí)鐘與該全數(shù)字鎖相環(huán)的帶寬也有很大的關(guān)系,在鑒頻鎖存模塊是把外部高速時(shí)鐘分頻后的時(shí)鐘作為時(shí)鐘源的,因此,外部高頻時(shí)鐘頻率越高,經(jīng)過(guò)鑒頻得到的分頻值N才能越準(zhǔn)確?？傊?該設(shè)計(jì)的自動(dòng)變模的全數(shù)字鎖相環(huán)在外部時(shí)鐘頻率很高的情況下,不僅具有較快的鎖相速度,而且具有較寬的鎖頻范圍和較高的鎖相精度。

該設(shè)計(jì)的全數(shù)字鎖相環(huán)結(jié)構(gòu)簡(jiǎn)單,易于集成,可采用VHDL語(yǔ)言完成系統(tǒng)設(shè)計(jì),方便使用EDA軟件進(jìn)行綜合仿真,可制成片內(nèi)鎖相環(huán)。下一步需要重點(diǎn)做的工作是:研究如何應(yīng)用環(huán)形數(shù)控振蕩器,使用控制字來(lái)控制環(huán)形數(shù)控振蕩器的輸出代替該設(shè)計(jì)中的外部高速時(shí)鐘源;另一方面,在除N分頻模塊研究如何使用小數(shù)分頻的技術(shù)提高了系統(tǒng)的精度。

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