馮春陽(yáng),張遂南

摘 要:為解決沒有三線制同步串口的微處理器與外圍串行設(shè)備通信困難的問題,通過研究三線制同步串行通信的機(jī)理,首先構(gòu)建基于傳統(tǒng)設(shè)計(jì)所實(shí)現(xiàn)的硬件電路接口,然后利用可編程邏輯器件PLD,設(shè)計(jì)基于CPLD/FPGA的三線制同步串行通信控制器通用接口。通過對(duì)各功能模塊的詳細(xì)介紹,實(shí)現(xiàn)硬件電路的小型化和靈活移植性,減小了整個(gè)系統(tǒng)的體積和功耗。經(jīng)實(shí)際項(xiàng)目使用,結(jié)果表明基于該接口結(jié)構(gòu)實(shí)現(xiàn)了微處理器與外圍串行設(shè)備間的三線制同步串行通信的功能。

關(guān)鍵詞:三線制;同步串行通信;接口;PLD;CPLD/FPGA

中圖分類號(hào):TP336文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2009)19-080-03

Design of Three-wire Synchronous Serial Communication Interface

FENG Chunyang,ZHANG Suinan

(Xi′an Microelectronic Technology Institute,Xi′an,710054,China)

Abstract:In order to resolve difficulty of the communication between processor without three-wire synchronous serial interface and peripheral serial equipment,after studying the principle of three-wire synchronous serial communication,hardware circuit based on traditional method is introduced.Adopting PLD technology,universal interface of three-wire synchronous serial communication based on CPLD/FPGA,particularly each functional module are introduced,the miniaturization and flexible transplant of hardware function are realized,and the volume and power of the system are reduced.In practical projects,the architecture based on CPLD/FPGA has realized function of the synchronous serial communication between the processor and peripheral equipment.

Keywords:three-wire principle;synchronous serial communication;interface;PLD;CPLD/FPGA

0 引 言

航天工程領(lǐng)域中,星地通訊等遠(yuǎn)距離遙測(cè)遙控是嵌入式衛(wèi)星數(shù)管計(jì)算機(jī)重要功能之一,利用三線制同步串行[1]遙測(cè)遙控通道對(duì)指令和數(shù)據(jù)進(jìn)行收發(fā)操作是通信鏈路的重要環(huán)節(jié)。

目前許多處理器芯片都已集成了同步串行接口,但基于三線制同步串行[2]接口的處理器并不多。利用傳統(tǒng)設(shè)計(jì)方法[3]所實(shí)現(xiàn)的三線制同步通信硬件電路接口雖然能滿足一般工程設(shè)計(jì)要求,但在“低成本、小體積、低功耗和靈活性”設(shè)計(jì)理念的推動(dòng)下,傳統(tǒng)設(shè)計(jì)顯然弊大于利。采用可編程邏輯器件CPLD/FPGA技術(shù)[4],對(duì)三線制同步串行通信接口電路進(jìn)行結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn),可以大幅度減小系統(tǒng)體積,降低功耗,提高設(shè)計(jì)的靈活度。同時(shí),還可以在其中增加其他邏輯功能模塊,并能很方便地應(yīng)用到相關(guān)的嵌入式系統(tǒng)中。

1 三線制同步串行通信機(jī)理

三線制同步串行通信[5]時(shí),發(fā)送端和接收端必須使用共同的時(shí)鐘源才能保持它們之間的準(zhǔn)確同步。為達(dá)到準(zhǔn)確同步的目的,其中一個(gè)方法就是采用編碼和解碼的原理,即在發(fā)送端利用編碼器把要發(fā)送的數(shù)據(jù)和發(fā)送時(shí)鐘組合在一起,通過傳輸線發(fā)送到接收端,在接收端再用解碼器從數(shù)據(jù)流中分離出接收時(shí)鐘。常用的編碼解碼器有曼徹斯特編碼解碼及NRZ-L碼。本文中收發(fā)信號(hào)采用的碼型是NRZ-L碼。

三線制同步串行通信主要包括三個(gè)信號(hào):采樣信號(hào)(也叫幀同步信號(hào))、時(shí)鐘信號(hào)和串行數(shù)據(jù)信號(hào),其時(shí)序邏輯關(guān)系如圖1所示。

從圖1可看出,數(shù)據(jù)接收或發(fā)送時(shí),首先幀同步信號(hào)先觸發(fā)一個(gè)瞬時(shí)啟動(dòng)脈沖,之后保持低電平有效,時(shí)鐘信號(hào)緊隨其后,數(shù)據(jù)在時(shí)鐘信號(hào)的上升沿保持穩(wěn)定,并開始采樣和傳輸,每個(gè)時(shí)鐘周期收發(fā)一位字符數(shù)據(jù),串行數(shù)據(jù)成批連續(xù)發(fā)送和接收。

圖1 三線制同步串行通信時(shí)序關(guān)系圖

2 三線制同步串行通信控制器接口結(jié)構(gòu)設(shè)計(jì)

2.1 基于傳統(tǒng)設(shè)計(jì)的硬件電路接口實(shí)現(xiàn)

在三線制同步串行通信控制器接口的傳統(tǒng)硬件電路設(shè)計(jì)[6]中,需使用多片元器件來實(shí)現(xiàn)其功能,包括:異步四位計(jì)數(shù)器、移位寄存器、8位D觸發(fā)器、與門、與非門和反相器等主要功能器件,接口電路原理圖在Protel 99 SE[7]中實(shí)現(xiàn)。

三線制同步串行通信控制器接收接口硬件電路如圖2所示。

從圖2中可看到,通過復(fù)位信號(hào)rstn、片選信號(hào)CS、門控信號(hào)strobe和讀寫信號(hào)RW等的不同組合,實(shí)現(xiàn)邏輯控制功能。通過異步四位計(jì)數(shù)器SN54HC161的計(jì)數(shù)功能,使得移位寄存器SN54HC164順利進(jìn)行數(shù)據(jù)的串/并轉(zhuǎn)換,將8位并行數(shù)據(jù)通過8位D觸發(fā)器SN54HC374鎖存在內(nèi)部總線上等待系統(tǒng)接收。在輸出端,通過雙D觸發(fā)器SN54HC74產(chǎn)生中斷信號(hào)int,通知系統(tǒng)內(nèi)的微處理器進(jìn)行數(shù)據(jù)接收操作。

三線制同步串行通信控制器發(fā)送接口硬件電路如圖3所示。

從圖3可知,系統(tǒng)時(shí)鐘start-clk通過分頻電路模塊產(chǎn)生發(fā)送時(shí)鐘原始信號(hào)code-clk,用于電路的時(shí)鐘狀態(tài)控制。系統(tǒng)內(nèi)的微處理器將要發(fā)送的8位并行數(shù)據(jù)通過8位D觸發(fā)器SN54HC377,將數(shù)據(jù)鎖存在其Q端口等待發(fā)送,然后在異步四位計(jì)數(shù)器SN54HC161的計(jì)數(shù)功能控制下,移位寄存器SN54HC165進(jìn)行數(shù)據(jù)的并/串轉(zhuǎn)換操作。在輸出端,通過雙D觸發(fā)器SN54HC74產(chǎn)生中斷信號(hào),然后開始通過單向總線驅(qū)動(dòng)器SN54HC244進(jìn)行幀同步信號(hào)、時(shí)鐘信號(hào)及數(shù)據(jù)的發(fā)送操作。

2.2 基于CPLD/FPGA的接口結(jié)構(gòu)設(shè)計(jì)

為解決傳統(tǒng)硬件電路元器件多,功耗大,體積大等缺點(diǎn),利用CPLD/FPGA[4]技術(shù),同時(shí)結(jié)合VHDL[8]硬件描述語(yǔ)言設(shè)計(jì)三線制同步串行通信控制器接口已成為一種必然,結(jié)合三線制同步串行通信機(jī)理,設(shè)計(jì)出了基于CPLD/FPGA [9,10]的三線制同步串行通信控制器接口內(nèi)部結(jié)構(gòu)[11],其功能結(jié)構(gòu)如圖4所示。

整個(gè)三線制同步串行通信控制器接口的內(nèi)部結(jié)構(gòu)主要由時(shí)鐘分頻模塊、系統(tǒng)接口控制邏輯、數(shù)據(jù)接收模塊、數(shù)據(jù)發(fā)送模塊等四大模塊構(gòu)成。

圖2 三線制同步串行通信控制器接收電路

圖3 三線制同步串行通信控制器發(fā)送電路

時(shí)鐘分頻模塊主要用于數(shù)據(jù)收/發(fā)模塊產(chǎn)生同步時(shí)鐘信號(hào)。系統(tǒng)接口控制邏輯主要用于各種邏輯功能信號(hào)的控制,同時(shí)還可以接收中斷仲裁邏輯模塊產(chǎn)生的中斷信號(hào),控制數(shù)據(jù)的接收或者發(fā)送操作。

數(shù)據(jù)接收模塊是三線制同步串行通信控制器接口進(jìn)行數(shù)據(jù)接收的核心部分,其模塊結(jié)構(gòu)如圖5所示。

圖4 三線制同步串行通信控制器接口結(jié)構(gòu)圖

圖5 數(shù)據(jù)接收模塊結(jié)構(gòu)圖

數(shù)據(jù)接收流程:在幀同步脈沖信號(hào)觸發(fā)下,串行數(shù)據(jù)在時(shí)鐘信號(hào)rclk上升沿到來時(shí)保持穩(wěn)定,并通過rdata信號(hào)線進(jìn)入數(shù)據(jù)接收模塊。在該模塊內(nèi)部,串行數(shù)據(jù)經(jīng)過串/并變換,接收FIFO作為數(shù)據(jù)緩沖器,將接收到的數(shù)據(jù)鎖存在VHDL程序指定的兩個(gè)地址寄存器中,一個(gè)地址單元存儲(chǔ)數(shù)據(jù)的高八位,另外一個(gè)地址單元存儲(chǔ)數(shù)據(jù)的低八位,當(dāng)數(shù)據(jù)存滿這兩個(gè)地址單元后,接口向系統(tǒng)發(fā)出一個(gè)“接收緩存滿”的接收中斷標(biāo)志int,系統(tǒng)微處理器響應(yīng)后,數(shù)據(jù)被全部取出,并行數(shù)據(jù)被送往系統(tǒng)的數(shù)據(jù)總線上,重復(fù)進(jìn)行相同操作,直至連續(xù)接收完所有數(shù)據(jù),數(shù)據(jù)接收過程結(jié)束。

數(shù)據(jù)發(fā)送模塊也是三線制同步串行通信接口進(jìn)行數(shù)據(jù)發(fā)送的核心部分,其模塊結(jié)構(gòu)如圖6所示。

圖6 數(shù)據(jù)發(fā)送模塊結(jié)構(gòu)圖

數(shù)據(jù)發(fā)送流程:在sgate幀同步脈沖信號(hào)觸發(fā)下,系統(tǒng)數(shù)據(jù)總線上的并行數(shù)據(jù)在時(shí)鐘信號(hào)sclk上升沿到來時(shí)保持穩(wěn)定,并通過數(shù)據(jù)發(fā)送模塊開始數(shù)據(jù)發(fā)送。在模塊內(nèi)部,首先發(fā)送FIFO數(shù)據(jù)緩沖器,當(dāng)并行數(shù)據(jù)存滿該緩存單元后,數(shù)據(jù)發(fā)送模塊向系統(tǒng)發(fā)出一個(gè)“發(fā)送緩存滿”的發(fā)送中斷標(biāo)志int,系統(tǒng)微處理器響應(yīng)后,并行數(shù)據(jù)從發(fā)送FIFO內(nèi)讀出,經(jīng)過并/串變換成串行數(shù)據(jù),最高位MSB最前,最低位LSB最后,并被送往發(fā)送數(shù)據(jù)信號(hào)線Sdata上,發(fā)送至外圍設(shè)備接口,重復(fù)進(jìn)行相同操作,直至發(fā)送完畢所有數(shù)據(jù),數(shù)據(jù)發(fā)送過程結(jié)束。

3 結(jié) 語(yǔ)

本文在介紹了三線制同步串行通信機(jī)制基礎(chǔ)上,首先對(duì)三線制同步串行通信接口進(jìn)行了硬件電路設(shè)計(jì),然后針對(duì)傳統(tǒng)電路設(shè)計(jì)方式的不足,構(gòu)建了基于CPLD/FPGA的三線制同步串行通信控制器接口結(jié)構(gòu),詳述了各個(gè)功能模塊及其工作原理,設(shè)計(jì)合理,并且滿足了實(shí)際應(yīng)用要求。目前,此接口結(jié)構(gòu)模塊已作為FPGA設(shè)計(jì)中的關(guān)鍵子模塊被成功應(yīng)用于某航天項(xiàng)目及其配套的硬件測(cè)試平臺(tái)中。

參考文獻(xiàn)

[1]張德民.數(shù)據(jù)通信[M].北京:科學(xué)技術(shù)文獻(xiàn)出版社,1997.

[2]楊承富,徐志軍.SPI總線接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù),2004,27(2):73-74.

[3]侯伯亨,李伯成.十六位微型計(jì)算機(jī)原理及接口技術(shù)[M].西安:西安電子科技大學(xué)出版社,1992.

[4]任曉東.CPLD/FPGA高級(jí)應(yīng)用開發(fā)指南[M].北京:電子工業(yè)出版社,2003.[5]MAXIM Corp.SPI/I2C Bus Lines Control Multiple Peripherals[EB/OL].http://www.maxim-ic.com/an4024.2007.

[6]李伯成.基于MCS-51單片機(jī)的嵌入式系統(tǒng)設(shè)計(jì)[M].西安:西安電子科技大學(xué)出版社,2005.

[7]趙晉.電路設(shè)計(jì)與制版Protel 99 SE高級(jí)應(yīng)用[M].北京:人民郵電出版社,2000.

[8]侯伯亨,顧新.VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M].西安:西安電子科技大學(xué)出版社,2001.

[9]王彥.基于FPGA的工程設(shè)計(jì)與應(yīng)用[M].西安:西安電子科技大學(xué)出版社,2000.

[10]李玉山,來新泉.電子系統(tǒng)集成設(shè)計(jì)技術(shù)[M].北京:電子工業(yè)出版社,2002.

[11]張樹剛.基于FPGA的智能通信控制器設(shè)計(jì)[D].西安:西安微電子技術(shù)研究所,2007.

[12]廖彬彬,張福洪,尚俊娜.SPI總線接口的SoPC模塊設(shè)計(jì)與實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù),2008,31(2):13-16.