崔朋朋，劉艷萍，楊玉芝

（河北工業(yè)大學(xué) 信息工程學(xué)院，天津 300401）

基于VHDL的圖像傳感器TCD1206的驅(qū)動設(shè)計

崔朋朋，劉艷萍，楊玉芝

（河北工業(yè)大學(xué) 信息工程學(xué)院，天津 300401）

介紹圖像傳感器TCD1206的主要特點、結(jié)構(gòu)原理、引腳功能，并詳細(xì)分析其驅(qū)動時序。通過研究采用VHDL實現(xiàn)TCD1206驅(qū)動脈沖的方法及邏輯設(shè)計原理,完成了驅(qū)動脈沖的VHDL程序設(shè)計和時序仿真。仿真結(jié)果證明了該驅(qū)動電路的可行性。

TCD1206；線陣CCD；驅(qū)動時序；VHDL

電荷耦合器件CCD（Charge Couple Device）是集光電轉(zhuǎn)換、電荷儲存、電荷轉(zhuǎn)移為一體的新型光電傳感器件。該器件的主要功能是將光學(xué)圖像轉(zhuǎn)換為電信號。當(dāng)對其施加特定時序脈沖時，其存儲電荷能在CCD內(nèi)作定向移動，從而實現(xiàn)自掃描，輸出電壓信號的大小與CCD單元存儲的電荷多少成正比，CCD單元存儲電荷多少與光的強度和CCD單元光積分時間成正比。與傳統(tǒng)的光電傳感器相比，CCD圖像傳感器具有輸出噪聲小，動態(tài)范圍大，光譜響應(yīng)范圍寬，分辨率高，輸出信號線性度好，功耗低，體積小，壽命長等優(yōu)點[1-2]。而CCD應(yīng)用的關(guān)鍵就是獲取驅(qū)動脈沖,這里分析線陣CCDTCD1206的工作原理和對驅(qū)動時序的要求,在此基礎(chǔ)上設(shè)計合理的脈沖產(chǎn)生方案。該設(shè)計采用復(fù)雜可編程邏輯器件CPLD作為硬件設(shè)計平臺,通過超高速硬件描述語言VHDL描述驅(qū)動方案,采用Altera公司的仿真軟件QUARTUS II對其驅(qū)動脈沖進(jìn)行仿真。

1 TCD1206的主要特點

TCD1206是一款高靈敏度、低暗電流、2 160像元的雙溝道線陣CCD圖像傳感器。由2 236個PN結(jié)光電二極管構(gòu)成光敏元陣列，其中前64個和后12個是用作暗電流檢測而被遮蔽的，中間2 160個光電二極管是曝光像敏單元，每個光敏單元的尺寸為長 14 μm、高 14 μm，中心距亦為14 μm。光敏元陣列總長為30.24 mm。

TCD1206的主要特性有[3]：1）光敏像元數(shù)為2 160像元；2）像敏單元為:14 μm×1 414 μm(相鄰像元中心距為 14 μm)；3）光譜范圍為250～1 100 nm；4）光敏區(qū)域采用高靈敏度 PN結(jié)作為光敏單元；5）時鐘為二相(5 V)；6）內(nèi)部電路包含采樣保持電路，輸出預(yù)放大電路；7）采用22引腳DIP封裝。

2 TCD1206的結(jié)構(gòu)原理和引腳功能

2.1 結(jié)構(gòu)原理

TCD1206是二相電極的雙溝道線型CCD，其結(jié)構(gòu)原理如圖1所示。中間一排是由多個光敏二極管構(gòu)成的光敏陣列,有效單元為2 160位,其作用是接收照射到CCD硅片的光,并將其轉(zhuǎn)化成電荷信號,光敏元兩側(cè)是存儲其電荷的MOS電容列—存儲柵。MOS電容列兩側(cè)是轉(zhuǎn)移柵電極SH。轉(zhuǎn)移柵的兩側(cè)為CCD模擬移位寄存器，其輸出部分由信號輸出單元和補償單元構(gòu)成[4]。

圖1 TCD1206的結(jié)構(gòu)原理圖

2.2 引腳功能

TCD1206器件采用DIP封裝,各引腳功能如表1所示。

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3 驅(qū)動時序及驅(qū)動設(shè)計

3.1 驅(qū)動時序分析

TCD1206在圖2所示的驅(qū)動脈沖作用下工作[5-6]。當(dāng)SH脈沖高電平到來時，φ1脈沖為高電平，其下形成深勢阱，同時SH的高電平使φ1電極下的深勢阱與MOS電容存儲勢阱溝通。MOS電容中的信號電荷包通過轉(zhuǎn)移柵轉(zhuǎn)移到模擬移位寄存器的φ1電極下的勢阱中。當(dāng)φSH由高變低時，φSH低電平形成的淺勢阱將存儲柵下的勢阱與φ1電極下的勢阱隔離開。存儲柵勢阱進(jìn)入光積分狀態(tài)，而模擬移位寄存器將在φ1與φ2脈沖的作用下驅(qū)使轉(zhuǎn)移到φ1電極下的勢阱中的信號電荷向左轉(zhuǎn)移，并經(jīng)輸出電路由OS電極輸出。DOS端輸出補償信號。

圖2 TCD1206驅(qū)動脈沖波形圖

由于結(jié)構(gòu)上的安排，OS端首先輸出13個虛設(shè)單元信號，再輸出51個暗信號，然后才連續(xù)輸出S1到S2160的有效像素單元信號。第S2160信號輸出后，又輸出9個暗信號，再輸出2個奇偶檢測信號，以后是空驅(qū)動。空驅(qū)動的數(shù)目可以是任意的。由于該器件是兩列并行分奇偶傳輸?shù)?，所以在一個SH周期中至少要有1 118個φ1脈沖。RS為復(fù)位級的復(fù)位脈沖，復(fù)位一次輸出一個信號。

3.2 驅(qū)動電路設(shè)計

驅(qū)動電路的作用是給CCD提供正常工作所需要的邏輯時序脈沖和偏置工作電壓，并在CCD的輸出端把光電轉(zhuǎn)換得到的電荷量轉(zhuǎn)變成電壓量輸出。驅(qū)動脈沖信號的波形、相位、前后沿時間等對器件工作有很大影響。

為了保證CCD工作穩(wěn)定可靠，必須設(shè)計符合CCD正常工作要求的時序脈沖和驅(qū)動控制電路，驅(qū)動控制脈沖與CCD良好配合，才能充分發(fā)揮CCD的光電轉(zhuǎn)換、電荷存儲和電荷轉(zhuǎn)移等功能。不同型號的CCD要求的工作參數(shù)不同，很難設(shè)計一種驅(qū)動控制電路同時滿足多種CCD工作需要，即使是相同像元數(shù)的CCD器件，若型號不同也不具有互換性。

TCD1206傳感器的驅(qū)動脈沖都為周期性方波，但周期和占空比不同。其4路驅(qū)動脈沖之間需要滿足特定的時序關(guān)系：根據(jù)驅(qū)動脈沖時序圖可知在1個SH周期中至少有1 118個φ1脈沖。即TSH>1 118T1，T1為驅(qū)動脈沖φ1的周期。這里選擇TSH=1 128T1。在SH為高電平期間，要求 φ1與φ2有一個大于SH=l持續(xù)時間的寬脈沖，這是由于此時像元中的電荷正在向兩列寄存器中轉(zhuǎn)移,如果在此期間φ1與φ2有上升或下降沿出現(xiàn)，則會造成電荷轉(zhuǎn)移不完全的情況。時鐘脈沖 φ1，φ2頻率的最大值是1 MHz，典型值是0.5 MHz。復(fù)位脈沖RS頻率的最大值是2 MHz，典型值是1 MHz。本設(shè)計中都選用典型值。而且 φ1、φ2必須反相，占空比1:1；SH的高電平脈沖寬度要小于φ1，φ2；RS與 CLK時鐘的占空比為 1:4。

3.2.1 原理圖設(shè)計

確定SH、φ1、φ2和RS的參數(shù)后，則可根據(jù)它們之間的時序關(guān)系設(shè)計硬件邏輯圖，如圖3所示。

圖3 TCD1206驅(qū)動電路邏輯圖

本設(shè)計利用CPLD作為硬件設(shè)計平臺，它具有較高的靈活性，電子電路設(shè)計完成后，如果需修改時序邏輯，只需重寫CPLD內(nèi)部邏輯電路即可。因此，CPLD非常適合用于設(shè)計CCD驅(qū)動電路[7-8]。

各個模塊的設(shè)計采用VHDL語言描述。采用4 MHz的時鐘CLK作為輸入的時鐘，D1模塊用于將時鐘信號進(jìn)行8分頻，將4 MHz的時鐘頻率分成0.5 MHz。D2模塊是將時鐘頻率分成 1 MHz，占空比為 1:4。COUNTER1128模塊和NCOUNTER1128模塊分別是上升沿和下降沿計數(shù)，計數(shù)范圍在0～1128之間循環(huán)，在前兩個時鐘為高電平，其余時間都為低電平。

電路實現(xiàn)是先用Dl模塊將4 MHz的時鐘頻率分成0.5 MHz,用0.5 MHz的脈沖作為COUNTER1128和NCOUNTER1128的輸入端,將COUNTER1128和NCOUNTER1128的輸出相與，輸出結(jié)果就是SH，將D1和COUNTER1128以及NCOUNTEER1128的輸出進(jìn)行邏輯或，則得到φ1，再將φ1反相，得到φ2，由D2模塊可直接得到RS。

3.2.2 模塊電路的VHDL設(shè)計

每個模塊的VHDL設(shè)計都包括如下部分:1）定義所需的庫函數(shù)；2）定義輸入、輸出端口；3）對設(shè)計所需預(yù)置數(shù)初始化；4）相關(guān)功能的實現(xiàn)語句[9-10]。CCD驅(qū)動程序主體部分設(shè)計如下:

1）D1模塊的8分頻設(shè)計

2）D2模塊與CLK占空比為1：4的分頻設(shè)計

3）計數(shù)器COUNTER1128設(shè)計

4）D1模塊、COUNTER1128模塊與 NCOUNTER1128模塊綜合后產(chǎn)生φ1，φ2，SH 設(shè)計

4 設(shè)計結(jié)果仿真

圖4是在Altera公司的QUARTUS II開發(fā)系統(tǒng)中仿真的波形,從圖中可以看出，產(chǎn)生的4路驅(qū)動脈沖完全滿足TCD1206所需的時序脈沖，達(dá)到驅(qū)動要求。

圖4 CCD驅(qū)動時序仿真波形

5 結(jié)束語

VHDL是一種自上向下設(shè)計的硬件描述語言，同時又具有高級語言的特性，這使得用這種硬件描述語言設(shè)計的邏輯功能比較容易實現(xiàn)。同時VHDL語言具有很好的可重用性和可移植能力，能夠減輕工作量。利用VHDL設(shè)計整個傳感器的驅(qū)動，并與硬件原理圖相結(jié)合，不同于以往以單純的硬件設(shè)計實現(xiàn)，這樣不僅利于修改而且設(shè)計周期短。因此，基于VHDL對TCD1206驅(qū)動電路的設(shè)計是一種較實用的設(shè)計方案。

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Driver design of image sensor TCD1206 based on VHDL

CUI Peng-peng,LIU Yan-ping,YANG Yu-zhi
（School of Information Engineering,Hebei University of Technology,Tianjin300401,China）

The main features,structural principle,pin functions of TCD1206 are introduced and its drive cycle time is analysed particularly.Through researching the implementation of image sensor TCD1206 driver pulse by VHDL and logical design principle,the VHDL programming of drive pulse and the timing simulation of waveform are completed.The simulation result shows that the driving circuit is feasible.

TCD1206；linear CCD；drive cycle；VHDL

TP18

A

1674－6236（2010）01-093-04

2009-05-08 稿件編號：200905013

崔朋朋（1984—），女，河南平頂山人，碩士。研究方向：通信測控技術(shù)。