蔡小波 李福樂

摘要：本文給出了兩版基于0.18mmCMOS工藝的12位100MS/s流水線ADC。測試、分析了兩版芯片,經(jīng)過改進版圖得到滿意結(jié)果。

關(guān)鍵詞： 流水線ADC 參考電路 寄生電阻

引言

隨著新一代無線移動通信時代的到來，通信系統(tǒng)中數(shù)字中頻接收機對ADC的速度和精度的要求越來越高，而兼顧了速度和精度的流水線ADC是適應這種要求的較好選擇。

在大規(guī)模模擬電路的設計中，由于電路規(guī)模比較大，提取寄生參數(shù)時如果提取寄生電阻，那電路節(jié)點數(shù)急劇增加，后仿真速度將會很慢甚至無法收斂，所以在提取寄生參數(shù)時一般只提取寄生電容，這樣電路節(jié)點數(shù)不會增加，仿真時間也不會太長。但采用這種方式時仿真將忽略寄生電阻的影響，這與實際情況是有差別的，在版圖設計時需酌情考慮，尤其當版圖走線中有靜態(tài)電流流過的時候。

本文給出了兩次流片(tape out)的測試結(jié)果。著重分析了第一版芯片參考電壓模塊版圖設計時由于不合理的布線，導線上的寄生電阻對ADC參考電壓、靜態(tài)特性和動態(tài)特性的影響，并用MATLAB搭建流水線ADC的行為級模型來模擬驗證寄生電阻對ADC性能的影響。此外，根據(jù)對第一版芯片測試結(jié)果的分析，第二版芯片對參考電壓產(chǎn)生電路的版圖進行了修正然后重新流片，測試結(jié)果表明，對寄生電阻的分析是合理的，對應的修正措施也是行之有效的。

系統(tǒng)結(jié)構(gòu)和關(guān)鍵電路模塊設計

本流水線ADC的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由時鐘電路、參考電路和ADC核心電路三部分組成。ADC核心電路用采樣保持放大器(SHA)采集模擬輸入信號，接著第1級采用3.5位/級的結(jié)構(gòu)，后面7級采用1.5位/級的結(jié)構(gòu)，最后1級為2位的ash ADC。

采樣保持放大器

如果不使用采樣保持放大器，ADC的輸入帶寬將受限于孔徑誤差(aperture error)[1]，所以本設計在級電路之前放置了一個SHA。從噪聲和功耗兩方面考慮，SHA采用電荷翻轉(zhuǎn)式(flip-around)結(jié)構(gòu)而不是電荷重分配式結(jié)構(gòu)(charge-redistribution)。

級分辨率的優(yōu)化

當?shù)谝患夒娐窂牟蓸酉噙M入到建立相的一瞬間，運放輸入端會產(chǎn)生一個階躍電壓Vx，文獻[2]指出第一級電路分辨率越高這個階躍電壓Vx越小，意味著建立時間越短，并且對運放壓擺率的要求越低。第一級電路分辨的提高可以降低對電容匹配的要求[3]，從而可以不用校準電容失配而實現(xiàn)12位的ADC。此外，相比1.5比特/級的結(jié)構(gòu)，3.5比特/級的結(jié)構(gòu)在功耗和面積上都更有優(yōu)勢。

級縮減技術(shù)

由于系統(tǒng)對每一級建立精度的要求逐級降低，所以運放的速度和增益也可以逐級降低，從而運放的功耗和面積也逐級降低，這就降低了ADC的總功耗和總面積。此外，電容在MDAC工作過程中動態(tài)得充放電造成一部分動態(tài)功耗，所以也可以在滿足KTC噪聲要求的前提下逐級縮減電容值來降低功耗。在減少電容的同時，其實也減小了運放的負載，從而進一步減小運放功耗。