周浬皋，李冬梅

1.清華大學(xué)微電子學(xué)研究所， 北京100084；

2.清華大學(xué)電子工程系， 北京100084

手機(jī)、掌上電腦、MP4等多媒體設(shè)備需要精度高且穩(wěn)定的供電，因此會配有專門的電源管理芯片。降壓型DC-DC是電源芯片當(dāng)中的主要模塊，它將隨不穩(wěn)定的電池電壓轉(zhuǎn)換成基帶芯片所要求的電壓，并且在負(fù)載變化的情況下依舊能保持電壓穩(wěn)定。本文采用了一種新的結(jié)構(gòu)，對反饋系統(tǒng)進(jìn)行了優(yōu)化，并以手機(jī)基帶供電為背景，提出指標(biāo)，完成仿真和芯片設(shè)計。

文章第1部分簡單介紹降壓型DC-DC的工作原理和重要組成模塊；第2 部分描述算法設(shè)計的思路，接下來的第3部分介紹如何用硬件實(shí)現(xiàn)算法構(gòu)想；最后給出了仿真結(jié)果、分析和結(jié)論。

1 工作原理

降壓型DC-DC的組成如圖1所示，虛線框以上為功率電路部分，它將電源電壓轉(zhuǎn)換成負(fù)載所要求的電壓，虛線框內(nèi)是反饋控制部分，它將輸出電壓穩(wěn)定在要求范圍內(nèi)，使其不隨電源電壓、負(fù)載大小的變化而變化。其原理是利用反饋系統(tǒng)，對輸出電壓進(jìn)行檢測，并通過補(bǔ)償算法來調(diào)整輸出脈沖的占空比，從而控制1、2開關(guān)的通斷時間，繼而控制輸出電壓。公式表示中， D代表輸出脈寬的占空比[1]：

圖1 數(shù)字降壓型DC-DC原理[2]

以手機(jī)基帶芯片供電這一應(yīng)用為例， Vg代表手機(jī)電池，其輸出電壓變化范圍為2.4 V到3.3 V。R相當(dāng)于基帶芯片負(fù)載，它是一個隨時變化的量。輸出電壓V則是芯片所獲得的電壓。虛線框內(nèi)為數(shù)字校正部分，它由模數(shù)轉(zhuǎn)換器、補(bǔ)償算法、數(shù)字脈沖寬度調(diào)制器三部分組成。

2 算法分析

2.1 直接數(shù)字法介紹[ 3 ～5]

對于數(shù)字控制系統(tǒng)，通常有兩種建模的辦法：數(shù)字映射法和直接數(shù)字法。數(shù)字映射法是指先在模擬域內(nèi)考慮補(bǔ)償函數(shù)，然后再將其轉(zhuǎn)化為數(shù)字信號來處理；直接數(shù)字法是將所有的模擬模塊全部建模成數(shù)字信號，直接在數(shù)字域里面尋找補(bǔ)償函數(shù)。數(shù)字映射法可以將模擬算法映射為數(shù)字算法，這樣可以利用模擬電路的豐富積累。但如果考慮功率轉(zhuǎn)換電路的相位裕度和帶寬，以及負(fù)載的瞬態(tài)響應(yīng)，直接數(shù)字法是有優(yōu)勢的。一來它是在一個更保守的環(huán)境下設(shè)計系統(tǒng)，這樣提高了設(shè)計的可靠性；二來直接數(shù)字法能夠更方便的控制階躍響應(yīng)的波形。

2.2 系統(tǒng)建模[ 6]

功率電路的傳輸函數(shù)為：

利用直接數(shù)字法，將整個系統(tǒng)進(jìn)行數(shù)字建模。先假定整個環(huán)路的延遲為一個周期，并且考慮DPWM的零階抽樣保持。

2.3 補(bǔ)償函數(shù)的尋找

對于BULK電路，在0 db時，相位為-180°，其相位裕度接近于零，見圖2。系統(tǒng)不穩(wěn)定，須引入補(bǔ)償算法。

圖2 BULK電路開環(huán)波特圖

設(shè)補(bǔ)償算法的傳輸函數(shù)為C(z)，系統(tǒng)開環(huán)傳遞函數(shù)為Hop，閉環(huán)傳遞函數(shù)為Hcl。

設(shè)補(bǔ)償函數(shù)具有如下形勢：

需要根據(jù)G(z)的特點(diǎn)，并且結(jié)合數(shù)字電路的可實(shí)現(xiàn)性，來確定補(bǔ)償函數(shù)零極點(diǎn)的個數(shù)和位置，從而使得閉環(huán)系統(tǒng)有良好的階躍響應(yīng)。

傳統(tǒng)的方法是采用零極點(diǎn)相消，得到一個相位裕度足夠的開環(huán)波特圖，從而判斷其階躍響應(yīng)。但這種方法對階躍響應(yīng)的過沖、穩(wěn)定時間的控制并不直觀。而利用MATLAB，在根軌跡中粗調(diào)補(bǔ)償零極點(diǎn)的位置，并且對開環(huán)波特圖進(jìn)行細(xì)調(diào)，從而能夠更直接的控制階躍響應(yīng)的波形，也提高了對波形精度的控制能力，使它更能貼近需求[7]。所得補(bǔ)償函數(shù)如下[8]：

2.4 周期個數(shù)對動態(tài)性能的影響

前面在建立系統(tǒng)函數(shù)的時候，假定系統(tǒng)在一個周期內(nèi)能完成反饋。而通常的情況是輸出電壓經(jīng)過模數(shù)轉(zhuǎn)換器需要一個周期，算法需要一個周期，脈寬調(diào)制器也可能增加一個周期。每增加一個周期，系統(tǒng)的相位裕度就會變差一些。對Z域而言，每多一個周期，就多了一個極點(diǎn)，這樣使得補(bǔ)償難度更大，階躍響應(yīng)的動態(tài)性能更差。

表1對比了在此系統(tǒng)環(huán)境下，環(huán)路不同周期的延遲對階躍響應(yīng)造成的影響?？梢钥闯?，周期的減少對動態(tài)性能與穩(wěn)定性能均有較大的影響。因此本文嘗試用一個周期完成整個反饋過程。

表1 周期與階躍的關(guān)系

3 電路的實(shí)現(xiàn)

若要一個周期完成整個反饋運(yùn)算，那么數(shù)模轉(zhuǎn)換與補(bǔ)償算法要在一個周期內(nèi)完成，并且在下一個周期開始的那一刻，脈沖寬度調(diào)制器置為高電平，且輸出有效脈寬。系統(tǒng)的工作頻率為1 MHz，時序安排如圖3所示。

圖3 系統(tǒng)時序分配

3.1 ADC的設(shè)計

對于數(shù)字降壓型DC-DC而言，為使得輸出紋波較低(低于8 mV)，同時又不出現(xiàn)極限環(huán)效應(yīng)， ADC的最低有效位LSB的選取應(yīng)該滿足如下關(guān)系：

其中Vr為最小輸出紋波， LSB為ADC最小采樣精度，最左邊的表達(dá)式是指輸出電壓的最小調(diào)節(jié)精度， n是指pwm的位數(shù)。結(jié)合電路指標(biāo)， ADC的LSB選擇為5 mV。

在DC-DC的設(shè)計中，轉(zhuǎn)換效率是很重要的指標(biāo)，因此ADC的功耗不能太大。同時，由于時序的要求，需要ADC在不到一個周期的時間內(nèi)產(chǎn)生輸出。結(jié)合這些特點(diǎn)， ADC采用如圖4所示的結(jié)構(gòu)[9]：

圖4 ADC的結(jié)構(gòu)

左邊MOS開關(guān)與采樣電容、高增益運(yùn)放構(gòu)成一個采樣保持電路，其指標(biāo)為50 ns內(nèi)建立到0.1%，因此運(yùn)放的增益要求為70 dB，帶寬為150 MHz。右邊是一個低壓VCO[10-11]，其中心頻點(diǎn)約在1.25 V附近。此部分電路完成了對Vo信號的采樣，后面接計數(shù)器，將模擬量數(shù)字化，并完成校正和做差。

整個ADC的工作原理是，前50 ns采樣，然后用450 ns讓VCO起振，計數(shù)器記下VCO的震蕩個數(shù)，然后與預(yù)置的標(biāo)準(zhǔn)數(shù)做差，從而得出Vo與Vref誤差的數(shù)字輸出，見圖5 。

圖5 ADC的算法

3.2 算法的設(shè)計

在任何閉環(huán)系統(tǒng)的設(shè)計當(dāng)中，開環(huán)增益是極其重要的參數(shù)，它直接影響反饋系統(tǒng)的穩(wěn)定性以及建立精度。在DC-DC設(shè)計當(dāng)中，最難的問題是確定系統(tǒng)的開環(huán)增益。整個環(huán)路中包括開關(guān)、ADC、PWM等模塊，因此不能簡單的認(rèn)為補(bǔ)償函數(shù)與功率函數(shù)的總增益便是開環(huán)增益。目前尚沒有精確的理論分析來給出開環(huán)增益的推導(dǎo)過程，只好另辟途徑，采用測試的辦法。

在整個系統(tǒng)搭建起來之后，將系統(tǒng)在Vo與ADC的連接處斷開，并設(shè)補(bǔ)償函數(shù)的增益為1。在ADC的輸入端加入一個合適的電壓差量，并測量輸出Vo的值，相比得到的增益，便是算法增益歸一時的環(huán)路增益。將算法增益代入，便能得到整個系統(tǒng)的開環(huán)增益。

考慮一個周期的延遲，將補(bǔ)償函數(shù)轉(zhuǎn)化為差分方程：

3.3 DPWM的設(shè)計

這里需要一個10位的數(shù)字脈沖調(diào)制器(DPWM)，脈寬的變化范圍是0 ns到1 023 ns，每個數(shù)值對應(yīng)1 ns。傳統(tǒng)的結(jié)構(gòu)是用32個的延遲單元構(gòu)成低5位的延遲，然后再用一個5位的計數(shù)器，來實(shí)現(xiàn)高5位的延遲[12]?？紤]功耗、面積等因素，本文依然沿用這一結(jié)構(gòu)，但這一結(jié)構(gòu)由于包含了豐富的數(shù)字電路，而脈寬最小單位為1 ns，因此容易產(chǎn)生競爭，尤其是在極小或極大輸出脈寬的情況下， RS觸發(fā)器無法正常啟動或復(fù)位，從而導(dǎo)致輸出脈寬產(chǎn)生根本性的誤差[13]。

考慮到輸出電壓一般是穩(wěn)定在Vref附近，因此占空比在Vref/Vo附近的精度要求是最高的，而對于兩個極端情況，其精度對系統(tǒng)的影響可以忽略。因此，在算法部分，將容易使DPWM產(chǎn)生沖突的數(shù)值濾除掉，從而在不影響系統(tǒng)性能的情況下，極大的增加了系統(tǒng)的穩(wěn)定性[14]。

4 結(jié)果分析

圖6所示是芯片的后仿結(jié)果，由圖可知，當(dāng)負(fù)載從50 mA跳變到800 mA時，電路能夠在140 μs內(nèi)穩(wěn)定到1.25 V附近，紋波不超過5 mV，穩(wěn)定的精度能達(dá)到0.5%。

圖6 仿真結(jié)果

實(shí)際電路仿真已取得良好的動態(tài)性能以及較高的建立精度，但與系統(tǒng)函數(shù)的仿真結(jié)果仍有少許差距：在負(fù)載跳變時，會出現(xiàn)短時間的震蕩。這主要是因?yàn)?，在將系統(tǒng)數(shù)字化實(shí)現(xiàn)時，出現(xiàn)了參數(shù)量化、有限字長、高階極限環(huán)等效應(yīng)的影響[15]。若要減少這些效應(yīng)的影響，需要增加量化的精度，乘法器的位數(shù)等，這樣系統(tǒng)芯片的面積、功耗等開銷會有所增加。在實(shí)際應(yīng)用中，可以根據(jù)情況進(jìn)行折中。

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