齊 鵬，張 宇，任 濱，呂實誠

（哈爾濱理工大學 測控技術與通信工程學院，黑龍江 哈爾濱 150080）

防空警報系統(tǒng)是人民防空的重要一環(huán)，不僅僅體現(xiàn)在警報器數(shù)量的多少、警報網(wǎng)的覆蓋情況是否良好，也體現(xiàn)在警報控制系統(tǒng)能否通過信號處理器接收有線和無線信道傳來的各種警報信號，準確地發(fā)放各類警報，能正確將警報器工作狀態(tài)及接收到的各種信號，通過數(shù)據(jù)編碼和加密，經(jīng)有線或無線信道回傳控制中心或控制分中心。顯然目前的基于窄帶通信技術的警報通信系統(tǒng)已滿足不了人防警報對其通信的可靠性和抗干擾的要求。隨著擴頻通信技術及大規(guī)模集成電路、現(xiàn)場可編程器件的飛速發(fā)展，為建立抗干擾、可靠新高的警報控制系統(tǒng)創(chuàng)造了條件。

文中以擴頻通信為理論基礎，以FPGA作為中央控制器的核心，設計了人防警報控制系統(tǒng)中的警報信號處理器。

1 系統(tǒng)模型

射頻警報信號經(jīng)過天線接收下來后，經(jīng)過混頻器和中頻濾波器濾波后通過A/D采樣，把模擬中頻信號轉(zhuǎn)化為數(shù)字信號，送入FPGA內(nèi)對信號進行數(shù)字化處理，后續(xù)處理包括數(shù)字下變頻、數(shù)據(jù)解擴、偽碼同步、載波同步、數(shù)據(jù)解調(diào)等。

擴頻警報信號處理器結構如圖1所示。

圖1 擴頻警報信號處理器結構框圖Fig.1 The block diagram of spread spectrum alarm signal processor

2 系統(tǒng)硬件電路設計

本設計的主芯片選用Cyclone系列的EPlC12Q240C8N，它的硬件資源足以滿足設計需要。

2． 1 硬件總體設計

主控單元由CycloneTMEP1C12Q240的及其外圍電路組成，EP1C12Q240是整個系統(tǒng)的核心，設計時即包括了基本的硬件資源又擴展了存儲器。設計的FPGA電路原理框圖如圖2所示，電路板的硬件資源使用了CycloneTMEP1C12Q240的FPGA器件；兩片2 MbytesNorFlashMemoryAT49BVl63AT-701M×16 bit．兩片512 k 字節(jié)的 SRAMIS61LV25616AL（256 k×16 bit）；兩 片 16位總線8 Mbytes的SDRAMK4S641632H；串行配置器件EPCS4。AS接口，通過AS接口可直接對EPCS器件快速編程；JTAG接口，可下載配置到FPGA、調(diào)試程序、Flash編程、也可對EPCS器件編程；帶I2C接口的E2PROM的復位芯片CAT1025SI-30。

圖2 FPGA電路原理框圖Fig.2 Block diagram of FPGA circuit

2.2 電源設計

本設計的FPGA芯片所需的3.3 V電源直接由5 V電源經(jīng)過3.3 V低壓差線性穩(wěn)壓器LDO芯片SPX1117-3.3并且濾波以后得到，見圖3所示。3.3 V用于給FPGA所有I/O口、核心板上存儲電路、串行配置器件、復位電路、LED等供電。

圖3 電源電路Fig.3 Power supply circuit

2.3 復位電路設計

本文設計的復位電路如圖4所示，復位電路使用了帶I2C存儲器的電源監(jiān)控芯片CAT1025JI-30，復位門檻電壓為3.0~3.15 V，提高了系統(tǒng)的可靠性。CAT1025包含1個精確的VCC監(jiān)控測電路和2個開漏輸出：RESET和RESET；當Vcc低于復位閾值電壓時。CAT1025還含有一個寫保護輸入（WP），如果WP連接高電平，則寫操作被禁止。

圖4 復位電路Fig.4 Reset circuit

2.4 時鐘電路設計

考慮到FPGA內(nèi)部沒有振蕩電路，使用有源晶振是比較理想的選擇。EPlC6Q240C8的輸入的時鐘頻率范圍為15.625~387 MHz，經(jīng)過內(nèi)部PLL電路后可輸出15.625~275 MHz的系統(tǒng)時鐘。當輸入時鐘頻率較低時，可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時鐘，使系統(tǒng)運行速度更快。設計中注意PLLl使用的是CLK0或CLKl的時鐘輸入，而PLL2使用的是CLK2或CLK3的時鐘輸入。一個48 MHz的有源晶振，作為系統(tǒng)的時鐘源，電路如圖5所示。

圖5 晶振電路Fig.5 Crystal oscillator circuit

2.5 Flash存儲器的設計

設計中使用2片2 Mbytes的Flash（AT49BVl63AT-70 1 M×16 bit），AT49BVl63AT-70是 ATMEL 公司的 16 Mbytes的Flash。由于使用16位總線接口，可采用Avalon總線的動態(tài)對齊方式，要將AT49BVl63AT-70的A0連接到地址總線的A1AT49BVl63AT-70 的 47（n BYTE）、14（n WP）腳均接有一個10 kΩ的上拉電阻，AT49BVl63AT-70不采用字節(jié)方式，不進行寫保護。電路中對芯片的片選信號線進行了上拉，這樣可有效提高芯片工作的可靠性。如圖6所示。

為了避免總線上其它的總線型外設在不使用時因意外而造成總線沖突，應將這些外設的片選都上拉（低電平有效時）或下拉（高電平有效）。

2.6 SRAM設計

SRAM的28 （A18） 腳 用 于 1M字 節(jié) 容 量 的IS61LV51216AL。電路中2片SRAM的片選信號獨立，數(shù)據(jù)總線、地址總線、讀寫信號線n OE和n WE都與Flash共用，并且也與所有掛在總線上的總線型外設主板上的液晶以及外擴總線共用。如果需要使用兩片SRAM，則在SOPC Builder中要添加兩個SRAM核。2片SRAM的片選信號分別為SRAM_nCS1和SRAM_nCS2。如圖7所示。

2.7 串行配置器件設計

Cyclone系列FPGA是基于SRAM查找表技術的FPGA，在器件上電時配置數(shù)據(jù)必須重新加載。因此必須使用掉電保持的器件來保存配置數(shù)據(jù)，然后在FPGA上電時將配置數(shù)據(jù)加載到FPGA中去。串行配置器件具有包括ISP和通用FLASH存儲器訪問接口等先進特性。如圖8所示。串行配置器件設計采用了非常容易使用和連接的3.3 V 4腳接口，并且配置電流小，等待模式時功耗接近于0。EPCS4采用8引腳小外形封裝，串行配置器件可重復編程100,000次以上，可通過USB下載電纜、Ethemet Blaster以及ByteBlaster下載電纜對其進行在線編程，也可以通過EPCS的專用數(shù)據(jù)下載接口AS接口EPCS編程。

3 單元模塊功能VHDL實現(xiàn)

3.1 解擴部分實現(xiàn)

VHDL部分語言描述如下：

P1:process(clock_set)variable i:integer:=0;

begin

if(r='1')then

if(clock_set'EVENT AND clock_set='1')then

圖6 Flash存儲電路圖Fig.6 Flash memory circuit

圖7 SRAM電路Fig.7 SRAMcircuit

result<=receivecode XOR pn(i);

i:=i+1;

if(i>7)then i:=0;

end if;

end if;

end if;

end process P1;

3.2 解調(diào)部分實現(xiàn)

VHDL部分語言描述如下：

P2:process(clock_set)

begin

if(clock_set'EVENT AND clock_set='1')then

q0<=receive_code;

z1<=receive_code XOR q0;

圖8 串行配置器件EPCSFig.8 EPCs serial configurat device

end if;

end process P2;

4 結 論

本文利用擴頻通信技術和FPGA技術完成了人防警報信號處理器的設計，并對硬件電路設計進行了詳細說明，最后用VHDL語言描述了相關功能。本設計滿足了人防警報系統(tǒng)現(xiàn)實的需求，對以后人防警報系統(tǒng)的升級有著重要意義。

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