劉竹松，陳平華，陳 璟

（廣東工業(yè)大學(xué) 計算機學(xué)院，廣東 廣州 510006）

參數(shù)化可配置技術(shù)是指在集成開發(fā)環(huán)境下，利用設(shè)計中的可配置資源，根據(jù)需求重新配置一個運算系統(tǒng)，以實現(xiàn)兼顧高性能硬件設(shè)計和可配置特征的系統(tǒng)，即成為參數(shù)化可配置運算系統(tǒng)。參數(shù)化可配置系統(tǒng)的原理是：通過對參數(shù)可配置元件的利用，將硬件系統(tǒng)由專門的電路設(shè)計轉(zhuǎn)變成為功能模塊的組裝，因此具有靈活、高效、低耗、易于開發(fā)與升級等特性。

在混沌電路、信號及圖像處理中有大量的浮點數(shù)加、減、乘、除操作，浮點數(shù)本身的復(fù)雜性決定其需要專用的硬件來實現(xiàn)[1]。傳統(tǒng)硬件電路的實現(xiàn)依靠手工搭建，過程復(fù)雜，存在電路參數(shù)分布性大、元器件老化、易受溫度影響及通用性差等問題，尤其是對網(wǎng)格狀多渦卷混沌吸引子的電路設(shè)計和調(diào)試需要花費更多時間。此外，要求電路設(shè)計者要有較高的技巧和經(jīng)驗[2]?；贗P核模塊的設(shè)計方法是采用IP核模塊而不是采用基本邏輯或電路單元作為基礎(chǔ)單元，是以功能組裝代替功能設(shè)計，用戶只需通過設(shè)置參數(shù)即可方便地按需要定制自己的宏功能模塊。使用戶可以將精力集中于系統(tǒng)頂層及關(guān)鍵功能模塊的設(shè)計上，致力于提高產(chǎn)品整體性能和個性化特性，加快了芯片設(shè)計速度，提高了芯片設(shè)計能力。

此外，IP核通常要經(jīng)過嚴格的測試和優(yōu)化，并且已經(jīng)封裝完畢,利用IP核進行電路設(shè)計可以在FPGA等可編程邏輯器件中達到最優(yōu)的性能和最低的邏輯資源使用率，以保證電路的性能和質(zhì)量?；趨?shù)可配置IP核的浮點運算器的設(shè)計可大大提高混沌電路及其他電路設(shè)計者的電路設(shè)計能力，有力推動了混沌電路在相關(guān)領(lǐng)域的應(yīng)用。

1 參數(shù)化IP核

IP核的本質(zhì)特征之一是可重用性，在不同的應(yīng)用場合對IP核功能、性能、面積及功耗等要求也不同，這就要求IP核具有較好的可伸縮性和靈活性。為了使IP核在使用中具有更好的靈活性和可配置性，IP核應(yīng)該被設(shè)置為參數(shù)化可配置的。根據(jù)參數(shù)配置時機的不同，參數(shù)化IP核的配置參數(shù)可分為靜態(tài)參數(shù)和動態(tài)參數(shù)[3]。

(1)靜態(tài)參數(shù)：靜態(tài)參數(shù)是指在系統(tǒng)運行前，一次性將參數(shù)化IP核的參數(shù)配置為系統(tǒng)所需的某個或數(shù)個功能，這些配置好的功能，在系統(tǒng)運行期間不會改變，直到系統(tǒng)完成任務(wù)后,參數(shù)化IP核才配置成為其他功能去完成其他任務(wù)。也就是說,當硬件要重新配置參數(shù)時，系統(tǒng)必須先停止運行，待參數(shù)配置完成后系統(tǒng)才能繼續(xù)運行。

(2)動態(tài)參數(shù)：動態(tài)參數(shù)是在系統(tǒng)運行過程中，可隨時重新配置參數(shù)化IP核的功能，參數(shù)配置與系統(tǒng)運行是同時的。因此，在設(shè)計IP核的動態(tài)參數(shù)時，必須先把參數(shù)配置所需的電路模塊包含在其中，并將可配置的參數(shù)保存在寄存器中，這樣在系統(tǒng)運行時才能隨時配置參數(shù)調(diào)用所需的功能。圖1為動態(tài)參數(shù)的控制結(jié)構(gòu)。

(3)動態(tài)參數(shù)與靜態(tài)參數(shù)的比較：動態(tài)參數(shù)的使用大大提升了IP核的運行靈活性，但其缺點也很明顯。因為動態(tài)參數(shù)屬于“運行時配置”的參數(shù)。采用動態(tài)參數(shù)設(shè)計的IP核,在設(shè)計時已經(jīng)將所有的功能模塊包含在電路中，通過參數(shù)寄存器來實時選擇IP核的功能，因此，電路設(shè)計功能越多、參數(shù)越復(fù)雜，其芯片面積的占用和功耗也越大。而靜態(tài)參數(shù)屬于“編譯時配置”的參數(shù)[4]，它在流片之前就已經(jīng)將IP核的參數(shù)確定好，因而在實現(xiàn)過程中不會產(chǎn)生冗余電路，減小了設(shè)計成本。

2 參數(shù)化浮點運算器IP核設(shè)計

在參數(shù)化浮點運算器IP核的設(shè)計中,由于浮點減法器與浮點除法器都可通過參數(shù)化浮點加法器和參數(shù)化浮點乘法器實現(xiàn)，故本設(shè)計只重點探討參數(shù)化浮點加法器和參數(shù)化乘法器的優(yōu)化算法和設(shè)計技術(shù)。

2.1 參數(shù)化浮點加法器設(shè)計

浮點加/減法在浮點運算中占有很大的比例,在浮點加法器的設(shè)計中，尾數(shù)的計算是影響浮點運算性能的關(guān)鍵，而其中進位運算對尾數(shù)計算速度影響最大。因此，圍繞如何提高浮點運算器的進位產(chǎn)生速度，科研人員在傳統(tǒng)串行的行波進位加法器的基礎(chǔ)上，提出了一些并行快速產(chǎn)生進位的方法,如:超前進位加法器CLA(Carry Lookahead Adder)、條件進位選擇CCS(Conditional Carry-Selection)加法器等。本文采用的是對超前進位加法器改進后的、適用于參數(shù)化浮點運算器設(shè)計的分塊超前進位加法器BCLA(Block Carry Look-ahead Adder)。

2.1.1 分塊超前進位加法器算法

圖2是一個 4 bit超前進位加法器模塊，通過將數(shù)個CLA分成相同大小分組級聯(lián)，組間采用行波進位的方式連接，以加強加法器件的模塊性。

設(shè)組間的進位傳遞函數(shù)為G*，進位產(chǎn)生函數(shù)為P*，若分組大小為4:如果進位輸出是內(nèi)部傳遞的，則G*=1;如果進位輸入是內(nèi)部產(chǎn)生的,則P*=1。組間進位的G*、P*計算如下：

依據(jù)式(1)，組間產(chǎn)生和傳遞的進位，可以采用相類似的方式產(chǎn)生,通過增加一個組間CLA以組合方式設(shè)計成為分塊超前進位加法器組合電路。圖3為采用BCLA以及CLA組合設(shè)計的16 bit加法器邏輯圖。對于n位操作數(shù)的加法，可將其分為 n/4個分組，每4 bit一個CLA的模塊完成一次超前進位運算需要2ΔG的時間(假設(shè)每個門電路延遲為 ΔG)。其中需要 1ΔG的時間產(chǎn)生 Pi和Gi，2ΔG的時間來產(chǎn)生本位輸出，因此，整個電路的總運算時間為：

從式(2)可以看出，與完全的行波進位加法器的延遲2nΔG相比，采用BCLA方法設(shè)計的加法器的延遲理論上只有其1/4，性能得到了很大的提升。

2.1.2 分塊超前進位加法器設(shè)計

根據(jù)IEEE-754標準的浮點加/減法的基本原理[5]，對于兩個浮點數(shù)的加/減法，可將其分解為8個步驟：符號運算、指數(shù)運算、尾數(shù)移位、尾數(shù)運算、規(guī)格化、指數(shù)調(diào)整、舍入、封裝。然后根據(jù)這8個步驟,對浮點加/減法進行運算的細化。在細化流程的基礎(chǔ)上，把尾數(shù)對位劃分為對階和移位，在符號運算電路中加入加減法操作的信號,根據(jù)IEEE-754標準的浮點格式的限制及異常處理，劃分浮點數(shù)的加/減法運算電路的功能模塊。圖4為分塊超前進位加法器的功能模塊。

為了使基于VHDL設(shè)計的參數(shù)化IP核開發(fā)流程明確、設(shè)計目標清晰，需要在進行VHDL描述之前對浮點加法器的參數(shù)的提取進行研究，分析出可提取參數(shù)和可實現(xiàn)的參數(shù)。在浮點運算器中對參數(shù)的配置主要要求是：

(1)各參數(shù)之間的耦合度應(yīng)該比較小；

(2)可進行參數(shù)配置的模塊，能夠顯著改變浮點運算器的性能、面積、功耗等；

(3)參數(shù)化應(yīng)該比較容易實現(xiàn)。

2.2 參數(shù)化浮點乘法器設(shè)計

浮點乘法在浮點運算器中的使用比例僅次于浮點加/減法，因此也是非常關(guān)鍵的浮點運算部件之一。按照IEEE-754標準，浮點運算被分為符號位運算、指數(shù)運算、尾數(shù)相乘三個步驟，從20世紀60年代至今，已經(jīng)提出了許多種定點乘法運算單元的實現(xiàn)方法。各種乘法器運算方式都是先將乘法轉(zhuǎn)換為加法，再通過快速求和的方法來得到最終的計算結(jié)果。本文采用的是適用于參數(shù)化浮點運算器設(shè)計的Booth算法。

(1)為解決有符號數(shù)乘法運算中復(fù)雜的符號修正問題，Booth提出了一種針對乘數(shù)進行編碼的Booth編碼。Booth編碼在乘數(shù)最低位增加一個零值，在循環(huán)求部分積時，每次取乘數(shù)的相鄰兩位（基-4）進行判斷，依據(jù)這兩位的值，判斷其部分積是被乘數(shù)的一倍或是兩倍[6]。

Booth編碼乘法運算可分三步進行：①產(chǎn)生部分積；②加法陣列累加部分積；③應(yīng)用加法器求得最終結(jié)果。

采用Booth編碼設(shè)計的乘法器原理如圖5所示。

對于兩個 32 位定點數(shù) A=a31a30…a0，B=b31b30…b0，其中 a31、b31為符號位。有：

其中,X=b2i-1+b2i-2b2i+1是部分積。因此，可歸納出二階Booth算法的重疊掃描操作如表1所示。

表1 二階Booth算法操作

(2)根據(jù)IEEE-754標準的浮點乘法的基本原理，對于兩個浮點數(shù)的乘法，可將其分解為7個步驟[7]：符號運算、指數(shù)運算、尾數(shù)移位、尾數(shù)運算、規(guī)格化、指數(shù)調(diào)整、舍入。根據(jù)這7個步驟，對浮點加/減法進行運算的細化，在細化流程的基礎(chǔ)上，根據(jù)IEEE-754標準的浮點格式的限制及異常處理，劃分浮點數(shù)乘法運算電路的功能模塊。圖6是浮點乘法器的功能模塊設(shè)計。

3 綜合與仿真

3.1 綜合

綜合是使用指定的元件，通過綜合工具將一個設(shè)計從硬件描述(VHDL)轉(zhuǎn)變?yōu)橐粋€電路的過程,是VHDL在數(shù)字設(shè)計中不可缺少的一步[8]。而綜合工具可大大縮短數(shù)字系統(tǒng)的設(shè)計周期，設(shè)計人員只需在高層對系統(tǒng)進行綜合，可大大提高設(shè)計效率，縮減系統(tǒng)開發(fā)時間。

依據(jù)在參數(shù)化浮點加法器和浮點乘法器的參數(shù)配置，設(shè)定參數(shù)wE=8,wM=23,分別采用RCA和BCLA配置，使用Xilinx ISE 10.1在VirtexE XCV400E上分別綜合一個單精度浮點加法器，綜合結(jié)果如表2所示。

表2 32 bit浮點加法器綜合結(jié)果

設(shè)定參數(shù)wE=8,wM=23,分別采用默認的方式和Booth配置綜合一個單精度浮點乘法器綜合結(jié)果如表3所示。

表3 32 bit浮點乘法器綜合結(jié)果

3.2 仿真

仿真驗證是保證一個項目設(shè)計成功的重要方法。IP核的設(shè)計過程中，利用可編程邏輯器件進行電路驗證,對保證設(shè)計的正確性和投片成功十分重要。

依據(jù)仿真的基本方法，依照自底向上的仿真流程，在ModelSimPE環(huán)境下，對各模塊進行仿真驗證。圖7～圖9給出了仿真驗證的實例。其中，RCA模塊采用wM參數(shù)賦值8 bit，綜合成一個 8 bit行波進位加法器，進行獨立的仿真驗證；Booth模塊采用wM參數(shù)賦值8，綜合成一個8×8位乘法器，進行獨立的仿真驗證。

本文對參數(shù)化IP核、浮點運算器設(shè)計的相關(guān)技術(shù)以及參數(shù)化在浮點運算器設(shè)計中的應(yīng)用，作了比較深入的研究。給出了參數(shù)化IP核的設(shè)計方案和設(shè)計流程。依照IEEE-754標準，分析了浮點加/減法、乘法的基本原理，并細化設(shè)計了適合參數(shù)化的浮點運算器流程；最后在Xilinx ISE 10.1和Modelsim 6.6a平臺上進行了綜合與仿真。

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