楊 潔，武占成，張希軍，胡有志

（軍械工程學(xué)院靜電與電磁防護(hù)研究所，河北石家莊 050003）

MOS器件靜電放電潛在性失效概述

楊 潔，武占成，張希軍，胡有志

（軍械工程學(xué)院靜電與電磁防護(hù)研究所，河北石家莊 050003）

各類微電子器件在向著微型化與集成化方向發(fā)展的同時(shí)，隨之而來的便是其抗靜電放電能力的下降。然而，靜電放電不僅能夠在微電子器件內(nèi)部造成明顯失效，而且能夠在其內(nèi)部造成潛在性失效。潛在性失效，是目前最具爭議的一種失效模式，也最具威脅性。國內(nèi)外研究人員在此方面積極開展了多項(xiàng)研究并取得了較大的進(jìn)展，他們的研究結(jié)果表明：在MOS器件中確實(shí)存在靜電放電潛在性失效問題。同時(shí)，在他們的研究中對(duì)MOS器件靜電放電潛在性失效的損傷機(jī)理、檢測(cè)方法等進(jìn)行了相應(yīng)研究。

靜電放電；MOS器件；潛在性失效；檢測(cè)

ESD在微電子器件內(nèi)部造成的失效按其外部表現(xiàn)可分為明顯失效和隱蔽失效，其中，隱蔽失效又稱潛在性失效，是目前最具爭議的一種失效模式［1－2］，也最具威脅性。潛在性失效并不馬上引起電路或設(shè)備的癱瘓，甚至不影響器件本身的常規(guī)參數(shù)，但潛在性失效的存在會(huì)導(dǎo)致器件使用壽命的減短，造成使用可靠性下降。部分學(xué)者認(rèn)為在由ESD造成的微電子器件使用失效中，近90%屬于潛在性失效［3］。由于潛在性失效的隱蔽性和不易察覺性導(dǎo)致微電子器件中的此類損傷很難被發(fā)現(xiàn)，此類失效模式對(duì)微電子器件的可靠性及系統(tǒng)的穩(wěn)定性影響也最大，尤其是在要求高可靠性的領(lǐng)域中，潛在性失效的影響就顯得尤為重要。

由于檢測(cè)手段及方法的限制，直到1982年國外研究人員才第一次完成了有關(guān)潛在性失效的系統(tǒng)研究。下面主要從3個(gè)方面對(duì)MOS器件ESD潛在性失效方面的相關(guān)研究進(jìn)行概述。

1 潛在性失效的試驗(yàn)研究方法

總結(jié)以往的研究過程，對(duì)MOS器件潛在性失效的確認(rèn)主要采用了以下4種試驗(yàn)方法：1）不同模型ESD注入對(duì)失效閾值的影響；2）不同模型ESD注入＋電應(yīng)力試驗(yàn)；3）ESD注入＋熱沖擊試驗(yàn)、紫外線光照試驗(yàn)、熱退火試驗(yàn)或老化試驗(yàn)；4）極快傳輸線脈沖技術(shù)。

無論采用上述那種方法進(jìn)行試驗(yàn)，其主要目的就是要觀察受試器件在經(jīng)歷了ESD后其各項(xiàng)性能或工作能力是否發(fā)生變化。

2 潛在性失效的作用規(guī)律與失效機(jī)理研究

由于潛在性失效是極輕微的損傷，它與器件的表面態(tài)、表面晶格結(jié)構(gòu)或是陷阱電荷等有關(guān)，采用現(xiàn)有儀器設(shè)備很難觀察到其內(nèi)部結(jié)構(gòu)的微小變化，同時(shí)，由于器件本身的性能特點(diǎn)決定器件失效時(shí)的微觀機(jī)制是復(fù)雜多變的，因此器件潛在性失效的微觀機(jī)制分析也是復(fù)雜的。

1984年，CROCKETT等研究了部分HCMOS集成電路的ESD敏感度與潛在性失效［4］，試驗(yàn)結(jié)果表明：低水平的ESD在集成電路內(nèi)造成潛在性失效，而高水平的ESD造成集成電路出現(xiàn)硬損傷，但最初高水平的ESD可減少潛在性失效的發(fā)生。

1985－1986 年間，NEELAKANTASWAMY提出一種潛在性失效模式，是由低水平ESD引發(fā)的熱彈性應(yīng)力積累造成［5］。討論了對(duì)于芯片上保護(hù)電路的ESD潛在性失效敏感度，可用一種老化概念來模擬由低于閾值的ESD應(yīng)力造成的積累退化，此方法也可用于分析潛在性失效的數(shù)據(jù)［6］。

1987年，JON等進(jìn)行了關(guān)于256 KB DRAM器件ESD失效的研究，發(fā)現(xiàn)只有大于2μA的漏電流才可顯示潛在性失效的存在，而由低于閾值水平應(yīng)力造成的ESD潛在性失效的因素總是與局部過熱點(diǎn)的金屬通路有關(guān)［7］。

1989年，KRAKAUER等采用電荷抽取技術(shù)研究了NMOSFET的氧化物ESD損傷的物理機(jī)理，發(fā)現(xiàn)：低水平ESD應(yīng)力和快速恢復(fù)應(yīng)力都使氧化物伴隨表面態(tài)變化出現(xiàn)空穴俘獲，潛在性失效存在［8］。

1993年，WILLIAM等通過對(duì)2種通用的商用成品CMOS集成電路進(jìn)行ESD電流注入試驗(yàn)，發(fā)現(xiàn)：低幅度的ESD會(huì)在CMOS集成電路內(nèi)部造成潛在性失效，但一定幅度的ESD也會(huì)提高器件的抗ESD能力。隨后，通過對(duì)CMOS HEX Inverter進(jìn)行電應(yīng)力試驗(yàn)，得出結(jié)論：低壓電應(yīng)力比高壓的電應(yīng)力更容易在該類器件內(nèi)部造成潛在性失效［9］。

1993年，COLVIN［10］對(duì) CMOS集成電路輸入柵極的潛在性失效進(jìn)行了驗(yàn)證和分析，采用掃描電鏡觀察印刷電路板，在ML和MR的柵極連接部位分別顯示了3處和2處的潛在漏電（見圖1）。

1995年，通過SONG等的研究［11］發(fā)現(xiàn)：CMOS集成電路中潛在性失效導(dǎo)致的壽命減短與漏電流存在一定的相互關(guān)系，主要分為柵極電荷俘獲和漏極與襯底間損傷2種模式。第1種失效模式是由電流直接加在沒有輸入保護(hù)電路的NMOS晶體管上，通過柵極注入電荷在柵氧化層出現(xiàn)損傷；另一種失效模式是由于連續(xù)電流通過器件漏極造成漏極與襯底間損傷。試驗(yàn)中采用標(biāo)準(zhǔn)的TDDB測(cè)試，發(fā)現(xiàn)：第1種失效模式不會(huì)造成明顯的壽命減少，而第2種則會(huì)；退火效應(yīng)不會(huì)顯著影響TDDB壽命時(shí)間；潛在性失效與柵極長度無太大關(guān)系；如果有輸入保護(hù)電路存在，損傷出現(xiàn)于保護(hù)電路中而不是輸入晶體管。

1998年，HUH等采用人體模型、機(jī)器模型以及帶電器件模型的ESD對(duì)CMOS晶體光和超大規(guī)模集成電路進(jìn)行了潛在性失效的試驗(yàn)研究［12］。試驗(yàn)發(fā)現(xiàn)：低電壓的人體模型和機(jī)器模型ESD造成受試器件漏電增加，而低電壓的帶電器件模型ESD造成受試器件漏電減小。

2004年，GUITARD等的研究表明：在RC保護(hù)結(jié)構(gòu)的GCNMOS中，雪崩擊穿可觸發(fā)寄生的雙極晶體管，熱效應(yīng)與強(qiáng)電場(chǎng)共同作用使氧化物滲透擊穿，用EMMI觀察可發(fā)現(xiàn)損傷出現(xiàn)在多晶硅柵極下；通過bulk與drain間的漏電測(cè)試，可證明損傷由drain-bulk間的金屬絲造成［13］。

對(duì)于各種MOS器件，電場(chǎng)的增加使各種失效機(jī)理開始顯現(xiàn)，其中主要是大量陷阱的產(chǎn)生和表面態(tài)變化［14］。器件的具體工作過程影響很大［15］，而高溫退火對(duì)體及表面陷阱的影響也已被大量研究［16］。高電場(chǎng)下，漏極附近會(huì)產(chǎn)生熱載流子注入氧化層中，注入的載流子可在氧化物中俘獲或產(chǎn)生表面陷阱［17］。電荷俘獲／釋放過程中，各種參數(shù)包括柵極厚度［18］、柵極材料［19］和溫度［20］都會(huì)對(duì)其有所影響。有研究人員認(rèn)為：ESD潛在性失效主要由于MOS器件中Si／SiO2的不穩(wěn)定性造成，電荷俘獲是其主要因素；CMOS集成電路中ESD潛在性失效的模型是基于柵氧化物電荷的注入及俘獲［9］。

圖1 發(fā)生潛在性失效的CMOS集成電路的SEM PVC圖像

3 ESD潛在性失效的檢測(cè)方法研究

關(guān)于電子器件各種失效的檢測(cè)方法多種多樣，但對(duì)潛在性失效的無損檢測(cè)方法仍沒有定論。

20世紀(jì)90年代，美國學(xué)者研究了潛在性ESD／EOS失效、壽命降低和CMOS集成電路漏電流之間的關(guān)系［21］，并得出結(jié)論：漏電流、I-V特性和退火行為都可以用來檢測(cè)ESD潛在性失效。

中國學(xué)者來萍等人分別通過I-V特性和靜態(tài)電流兩方面來標(biāo)定CMOS電路的潛在性失效［22］，潛在性失效的幾種典型模式有：1）氧化層介質(zhì)和半導(dǎo)體之間的界面擊穿；2）金屬化窗口接角處的PN結(jié)損傷或介質(zhì)－半導(dǎo)體擊穿；3）輸出區(qū)NMOS管的漏區(qū)接觸孔損傷。特性變化表現(xiàn)為部分輸入或輸出端口的I-V特性變軟，漏電增大。通過I-V特性和靜態(tài)小電流都是表征CMOS電路ESD潛在性失效的有效方法，但二者都需要原始參照值。

中國花永鮮和馬仲發(fā)［23－24］用低頻噪聲法（LFN法，即測(cè)量1／f噪聲）探測(cè)ESD潛在性失效進(jìn)行了實(shí)驗(yàn)研究，發(fā)現(xiàn)：1／f噪聲的產(chǎn)生是由位于Si／SiO2界面附近1～3 nm范圍內(nèi)載流子、陷阱通過散射、俘獲及發(fā)射引起的遷移率和數(shù)目的漲落所致，此范圍也是ESD的敏感范圍，采用LFN法可以明顯探測(cè)到ESD損傷。國外也有學(xué)者對(duì)用LFN法探測(cè)MOS器件ESD潛在性失效進(jìn)行了專門的試驗(yàn)研究［13］，結(jié)果同樣表明LFN法可以探測(cè)ESD損傷，而且LFN法要比漏電流靈敏近20倍，比跨導(dǎo)的最大相對(duì)退化量要大6倍以上。

除上述方法外，國外研究人員還用三次諧波檢測(cè)器件的潛在性失效，發(fā)現(xiàn)：它比I-V特性法靈敏10倍［25］；利用掃描電鏡的電子感應(yīng)電流技術(shù)（EBIC）檢測(cè)C-V曲線變化可表明Si／SiO2界面是否出現(xiàn)損傷點(diǎn)［25］；采用掃描激光反射檢溫儀測(cè)量10 ns內(nèi)聚合體鈍化層的溫度空間分布［26］；利用俄歇電子能譜分析分析半導(dǎo)體表面分子組成，并研究半導(dǎo)體的表面態(tài)變化［27］等等。上述手段均曾用來觀察和分析MOS器件內(nèi)部的ESD潛在性失效。

4 結(jié) 語

自確認(rèn)ESD潛在性失效的存在已經(jīng)過去20余年，人們對(duì)MOS器件的ESD潛在性失效的認(rèn)識(shí)不斷加深，但仍有許多問題需要深入研究才能解決，如其他微電子器件潛在性失效的表征參數(shù)、物理機(jī)制的研究、微電子系統(tǒng)的ESD潛在性失效問題以及ESD潛在性失效防護(hù)的通用方法等。

［1］ MCATEER O J.Electrostatic Discharge Control［M］.New York：McGraw-Hill Publishing Company，1989.257-261.

［2］ 劉尚合.靜電放電理論與防護(hù)［M］.北京：兵器工業(yè)出版社，1999.180-194，222-230.

［3］ 劉尚合，武占成.靜電放電及危害防護(hù)［M］.北京：北京郵電大學(xué)出版社，2004.62-94，128-134.

［4］ CROCKETT R G M，SMITH J G，HUGHES J F.ESD sensitivity and latency effects in some HCMOS integrated circuits［A］.Proc.EOS／ESD Symp.，EOS-6［C］.［S.l.］：EOS／ESD Association Inc，1984.196-201.

［5］ NEELAKANTASWAMY P S，SARKAR T K，TURKMAN I R.Residual failures in microelectronic devices due to thermoelastic strains caused by repetitive electrical overstressing：A model for latent failures［A］.Proc.EOS／ESD Symp.，EOS-7［C］.［S.l.］：EOS／ESD Association Inc，1985.77-83.

［6］ NEELAKANTASWAMY P S，TURKMAN R I，SARKAR T K.Susceptibility of on-chip protection circuits to latent failures caused by electrostatic discharges［J］.Solid-State Electron，1986，29：677-679.

［7］ JON M C，WELSHER T L.The metallurgical study of ESD damage in 256K DRAM devices［A］.Proc.EOS／ESD Symp.，EOS-9［C］.［S.l.］：EOS／ESD Association Inc，1987.78-87.

［8］ KRAKAUER D B，MISTRY K R.On latency and the physical mechanisms underlying gate oxide damage during ESD events in n-channel MOSFET＇s［A］.Proc.EOS／ESD Symp.，EOS-11［C］.［S.l.］：EOS／ESD Association Inc，1989.121-126.

［9］ WILLIAM D G，ZDENEC K，KENNETH W K.Latent effects due to ESD in CMOS integrated circuits：Review and experiments［J］.IEEE Transactions on Industry Application，1993，29（1）：88-97.

［10］ COLVIN J.The Identification and analysis of latent esd damageon CMOS input gates［A］.EOS／ESD Symposium ［C］.［S.l.］：EOS／ESD Association Inc，1993.109-118.

［11］ SONG M，ENG D C，MACWILLIAMS K P.Quantifying ESD／EOS Latent Damage and Integrated Circuit Leakage Currents［A］.EOS／ESD Symposium［C］.［S.l.］：EOS／ESD Association Inc，1995.304-310.

［12］ HUH Y，LEE M G，LEE J.A Study of ESD-induced latent damage in CMOS integrated circuits［A］.36th Annual International Reliability Physics Symposium［C］.Reno：Nevada，1998.279-283.

［13］ GUITARD N，TREMOUILLES D，BAFLEUR M.Low frequency noise measurements for ESD latent defect detection in high reliability applications［J］.Microelectronics Reliability，2004，44（6）：1 781-1 786.

［14］ OZAWA Y，IWASE M，TORIUMI A.Interface state generation due to electron tunneling into thin oxides［A］.27th Annual Proceedings，International［C］.AZ：［s.n.］，1989.22-27.

［15］ HOFMANN K，SCHULZ M.Process-induced interface and bulk states in MOS structures［J］.Journal Electrochem Soc，1985，132：201-220.

［16］ BERGER M，AVNI E，SHAPPIR J.Effect of high-temperature anneal on interface stages generation in stressed metal-oxide-semiconductor devices［J］.Applied Phys Lett，1991，58：598-600.

［17］ DAVIS M，LAHRI R.Gate oxide charge-to-breakdown correlation to MOSFET hot-electron degradation ［J］.IEEE Electron Device Lett，1988，9：183-185.

［18］ BERGER M，AVNI E，SHAPPIR J.The effect of aluminum gate thickness on charge trapping in metal-oxide-semiconductor devices［J］.Applied Phys，1989，66：4 821-4 826.

［19］ AVNI E，SONNENBLINK Y，NISSANCOHEN Y.The effect of gate material on oxide degradation due to charge-injection and metaloxide-semiconductor capacitors［J］.Solid-State Electron，1988，31：245-250.

［20］ 黃瑞毅，劉 發(fā).Ga As微波器件ESD失效機(jī)理研究與分析技術(shù)［R］.廣州：電子工業(yè)部第五研究所，1994.

［21］ HU C.Hot-electron-induced MOSFET degradation-model，monitor，and improvement［J］.IEEE Trans.Electron Devices，1985，32：375-385.

［22］ 來 萍，劉 發(fā).探索用靜態(tài)小電流參數(shù)表征CMOS電路的靜電放電（ESD）潛在性損傷［A］.第八界全國可靠性物理學(xué)術(shù)討論會(huì)［C］.［S.l.］：［s.n.］，1999.42-46.

［23］ 馬仲發(fā)，莊亦琪，杜 磊，等.一種敏感的MOSFET ESD潛在性損傷檢測(cè)方法［J］.半導(dǎo)體學(xué)報(bào)，2002，23（11）：1 211-1 216.

［24］ 花永鮮，莊亦琪，杜 磊.MOS器件靜電放電潛在性損傷的1／f噪聲檢測(cè)方法［J］.西安電子科技大學(xué)學(xué)報(bào)（自然科學(xué)版），2001，28（5）：621-624.

［25］ HELLSTR?M Sten.ESD-The Scourge of Electronics［M］.London：Springer-Verlag Berlin Heidelberg，1998.

［26］ JU Y S，LEUNG Y K，WONG S S，et al.Short-timescale thermal mapping of semiconductor devices［J］.IEEE Electron Device Letters，1997，18（5）：169-171.

［27］ 付 明.半導(dǎo)體器件失效分析與檢測(cè)［J］.儀表技術(shù)與傳感器，1997（12）：35-38.

TN4；O441

A

1008-1542（2011）07-0034-04

2011-06-20；責(zé)任編輯:李 穆

國家自然科學(xué)基金資助項(xiàng)目（60871066；60971042）

楊 潔（1980-），女，河北石家莊人，講師，博士，主要從事微電子器件靜電與電磁效應(yīng)及防護(hù)方面的相關(guān)研究工作。