甘云華，周華良，夏 雨，汪世平，鄒志楊

(國(guó)網(wǎng)電力科學(xué)研究院/南京南瑞集團(tuán)公司，江蘇 南京 210003)

特高壓輸電技術(shù)以及智能電網(wǎng)技術(shù)的發(fā)展必然要求有先進(jìn)的智能保護(hù)裝置來支撐[1-3]。近年來，在國(guó)家電網(wǎng)公司特高壓輸電項(xiàng)目的帶動(dòng)下，繼電保護(hù)技術(shù)的發(fā)展不斷加速，繼電保護(hù)與現(xiàn)代控制理論、電力電子技術(shù)和遠(yuǎn)程通信技術(shù)的結(jié)合日益密切[4-6]，這些新的應(yīng)用使得繼電保護(hù)設(shè)備的主CPU工作時(shí)鐘頻率不斷提高，外設(shè)接口不斷豐富，系統(tǒng)集成度和布線密度不斷加大。對(duì)硬件設(shè)計(jì)工程師來說，在繼電保護(hù)裝置研發(fā)過程中，傳統(tǒng)的電路設(shè)計(jì)方法不再適用，而僅僅依靠經(jīng)驗(yàn)來完成設(shè)計(jì)已不足以保證產(chǎn)品的合格率和可靠性，信號(hào)線的信號(hào)質(zhì)量將成為產(chǎn)品硬件設(shè)計(jì)能否成功的關(guān)鍵。因此，要提高裝置研發(fā)的效率和產(chǎn)品的可靠性，進(jìn)而提高系統(tǒng)硬件研發(fā)的一次成功率，必須在板級(jí)設(shè)計(jì)階段對(duì)系統(tǒng)關(guān)鍵信號(hào)進(jìn)行詳細(xì)的分析與設(shè)計(jì)。文中所述的高速信號(hào)完整性分析及設(shè)計(jì)方法已在ARP-300系列高壓繼電保護(hù)裝置研發(fā)過程中實(shí)際使用，并在項(xiàng)目的高效快速研發(fā)中發(fā)揮了重要的作用。

1 裝置的系統(tǒng)組成

ARP-300系列高壓繼電保護(hù)裝置核心CPU板由高性能的CPU和數(shù)字信號(hào)處理器 （DSP）組成，CPU實(shí)現(xiàn)保護(hù)裝置的總啟動(dòng)元件和人機(jī)界面及后臺(tái)通信功能，DSP完成所有的保護(hù)算法和邏輯功能。保護(hù)裝置采樣率為每周波24點(diǎn)，在每個(gè)采樣點(diǎn)對(duì)所有保護(hù)算法和邏輯進(jìn)行并行實(shí)時(shí)計(jì)算，使得裝置具有很高的固有可靠性及安全性。系統(tǒng)采用的關(guān)鍵芯片及資源有：

（1）CPU芯片采用Freescale公司的帶協(xié)處理器功能的高性能PowerPC 【MPC8321】，系統(tǒng)主頻333 MHz，片外RAM使用 DDR2內(nèi)存【DDR2時(shí)鐘為266 MHz】，同時(shí)支持3個(gè)獨(dú)立MAC的100 Mbps以太網(wǎng)接口；

（2）DSP芯片采用 ADI公司的高性能浮點(diǎn)DSP 【ADSP21469】，系統(tǒng)主頻 400 MHz，內(nèi)置 5 MbitsSRAM，片外RAM使用DDR2內(nèi)存【DDR2時(shí)鐘為 200 MHz】。

系統(tǒng)結(jié)構(gòu)如圖1所，系統(tǒng)以CPU和DSP芯片為核心，兩處理器均有擴(kuò)展外部DDR2高速存儲(chǔ)器，數(shù)據(jù)線和地址線的布線密度大，時(shí)鐘信號(hào)速率高；CPU擴(kuò)展的3路以太網(wǎng)接口信號(hào)采用差分對(duì)走線，對(duì)線路阻抗控制有特殊要求。如果在硬件設(shè)計(jì)初期對(duì)這些問題處理不當(dāng)，就會(huì)引發(fā)信號(hào)失真，導(dǎo)致多種錯(cuò)誤的發(fā)生，造成系統(tǒng)達(dá)不到預(yù)期的設(shè)計(jì)效果甚至部分模塊無法正常工作。解決這一問題比較有效的方法就是對(duì)系統(tǒng)進(jìn)行信號(hào)完整性設(shè)計(jì)。

2 信號(hào)完整性設(shè)計(jì)

2.1 信號(hào)完整性

信號(hào)完整性是指信號(hào)線上的信號(hào)質(zhì)量。通常，數(shù)字邏輯電路的頻率達(dá)到或者超過50 MHz，而且工作在這個(gè)頻率之上的電路占整個(gè)系統(tǒng)的1/3以上，就可以稱其為高速電路[7]。在高速電路設(shè)計(jì)中，信號(hào)完整性對(duì)系統(tǒng)的影響主要體現(xiàn)在：時(shí)序裕量是系統(tǒng)在高低溫下穩(wěn)定運(yùn)行的保障之一；電平裕量對(duì)于電路的電磁干擾的抗擾度有保障；減小信號(hào)回路面積大大削弱了信號(hào)環(huán)路的天線效應(yīng)，一方面提高了電路對(duì)高頻電磁場(chǎng)的抗擾度，同時(shí)也降低了電路對(duì)外發(fā)射的強(qiáng)度。影響信號(hào)完整性的因素主要包括反射、串?dāng)_、延時(shí)等。在高速電路設(shè)計(jì)中，隨著時(shí)鐘頻率提高，信號(hào)邊沿變陡，信號(hào)在器件之間的同步時(shí)間就會(huì)縮短，要滿足所有門延時(shí)必須在越來越短的時(shí)間預(yù)算中實(shí)現(xiàn)，稍有不慎都可能導(dǎo)致器件時(shí)序或模塊功能的混亂。

圖1 系統(tǒng)結(jié)構(gòu)

產(chǎn)生上述信號(hào)完整性問題的主要原因包括信號(hào)走線過長(zhǎng)、總線結(jié)構(gòu)走線之間不等長(zhǎng)、信號(hào)走線安全間距不夠以及信號(hào)傳輸路徑上的阻抗不匹配等。通過對(duì)系統(tǒng)進(jìn)行信號(hào)完整性分析與仿真，可以對(duì)相鄰平行信號(hào)線進(jìn)行耦合分析，確定信號(hào)線之間的安全預(yù)期間距或平行布線長(zhǎng)度，減小串?dāng)_對(duì)信號(hào)造成的危害。另外通過對(duì)不同匹配電阻的掃描分析對(duì)比，可以尋求信號(hào)傳輸路徑上阻抗端接匹配的最優(yōu)化，抑制反射現(xiàn)象的發(fā)生。阻抗匹配是解決大部分信號(hào)完整性問題的重要手段，所以有必要介紹一下傳輸線的特征阻抗。

2.2 特征阻抗

高速電路設(shè)計(jì)中，信號(hào)走線的分布參數(shù)效應(yīng)使其寄生電感和寄生電容不能被忽略，必須將信號(hào)走線當(dāng)作傳輸線來處理。特征阻抗是傳輸線的一個(gè)重要特性[8]。傳輸線主要有2種形式：微帶線和帶狀線，其中微帶線分為表面微帶線和嵌入式微帶線，帶狀線分為對(duì)稱帶狀線和不對(duì)稱帶狀線。典型的表面微帶線和對(duì)稱帶狀線的特征阻抗Z0的近似計(jì)算公式分別如式（1）和（2）所示[9]：

式中：εr為絕緣介質(zhì)介電常數(shù)；H為導(dǎo)線至參考平面之間的介質(zhì)厚度；W為導(dǎo)線寬度；T為導(dǎo)線厚度。在選定基材后，εr變化很小，板厚和層壓工藝決定H變化，T由銅箔厚度和加工工藝確定。由此可見，控制調(diào)整線寬是設(shè)計(jì)人員控制Z0最直接和最有效的方法。

傳輸線的Z0與印制板層疊設(shè)計(jì)密切相關(guān)。本文設(shè)計(jì)的CPU板對(duì)特征阻抗參數(shù)進(jìn)行了理論計(jì)算，同時(shí)結(jié)合PCB加工廠家的工藝加工能力，確定采用8層結(jié)構(gòu)板，并采用了如圖2所示的疊層設(shè)計(jì)。

圖2 PCB疊層結(jié)構(gòu)

該系統(tǒng)中CPU主頻為333 MHz，DSP芯片主頻為400 MHz，片外RAM使用DDR2內(nèi)存，DDR2時(shí)鐘頻率達(dá)到200 MHz及以上，時(shí)鐘信號(hào)的質(zhì)量直接影響整個(gè)系統(tǒng)的性能，因此時(shí)鐘信號(hào)走線長(zhǎng)度的控制、與相鄰信號(hào)之間的干擾以及信號(hào)傳輸路徑上的阻抗匹配是系統(tǒng)分析設(shè)計(jì)的重點(diǎn)；同時(shí)DDR2的地址線和數(shù)據(jù)線由于時(shí)序要求嚴(yán)格，需要控制網(wǎng)絡(luò)之間的安全間距和數(shù)據(jù)組間等長(zhǎng)，但由于系統(tǒng)布線密度較大，需綜合考慮空間和信號(hào)完整性問題。另外系統(tǒng)擴(kuò)展有3個(gè)獨(dú)立MAC的100 Mbps以太網(wǎng)接口，采用差分對(duì)走線方式，對(duì)其進(jìn)行阻抗控制以及等長(zhǎng)匹配也是系統(tǒng)設(shè)計(jì)的關(guān)鍵。如對(duì)上述問題處理不當(dāng)，容易造成信號(hào)傳輸路徑上阻抗失配，引起反射、不同網(wǎng)絡(luò)之間相互干擾和電路誤觸發(fā)或時(shí)序混亂，降低信號(hào)傳輸?shù)馁|(zhì)量，影響系統(tǒng)性能，導(dǎo)致系統(tǒng)無法正常工作。該系統(tǒng)中最為關(guān)鍵的信號(hào)處理點(diǎn)就是以上所述CPU和DSP的外部存儲(chǔ)器DDR2以及高速以太網(wǎng)差分對(duì)的處理，下面就針對(duì)這2個(gè)關(guān)鍵點(diǎn)做具體的分析和設(shè)計(jì)。

3 關(guān)鍵信號(hào)分析

3.1 DDR2時(shí)鐘信號(hào)線

系統(tǒng)中CPU和DSP均有擴(kuò)展外部DDR2高速存儲(chǔ)器，由于兩者具有一定的共性，文中僅以DSP（ADSP21469）和 DDR2（MT47H64M16）連接為例進(jìn)行分析。MT47H64M16芯片時(shí)鐘信號(hào)由ADSP21469提供，由于信號(hào)速率較高，考慮表層布線，并采用抗干擾能力較強(qiáng)的差分對(duì)形式走線，信號(hào)拓?fù)浣Y(jié)構(gòu)如圖3所示，TL_MS表示差分傳輸線，微帶線結(jié)構(gòu)，R1和R2為源端匹配電阻。

圖3 時(shí)鐘信號(hào)拓?fù)鋱D

采用Cadence軟件信號(hào)完整性分析模塊，調(diào)入ADSP21469和MT47H64M16的IBIS行為級(jí)模型后，整體提取差分對(duì)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)在SigXplorer環(huán)境下進(jìn)行仿真。采用圖2的疊層設(shè)計(jì)，參考差分線阻抗為100 Ω控制要求，差分微帶線結(jié)構(gòu)中線寬為5.5 mil，線間距11 mil。采用點(diǎn)對(duì)點(diǎn)無匹配連接的情況下，在源端施加200 MHz周期激勵(lì)，仿真波形如圖4（a）所示，信號(hào)存在較嚴(yán)重的變形，這是由于信號(hào)在傳輸路徑上的阻抗不連續(xù)點(diǎn)發(fā)生反射造成的，因此必須考慮在電路設(shè)計(jì)過程中加入匹配電阻。設(shè)計(jì)中采用在源端串接電阻的匹配方式，施加相同的激勵(lì)源后仿真波形如圖4（b）所示，信號(hào)傳輸延時(shí)227 ps，傳輸速度約為0.56倍光速。由仿真結(jié)果可知串接匹配電阻后，信號(hào)得到明顯改善。通過使用軟件sweep功能對(duì)不同匹配電阻進(jìn)行掃描優(yōu)化，可以確定電路中的較優(yōu)匹配阻值，該仿真案例中匹配電阻在40 Ω左右，信號(hào)波形達(dá)到設(shè)計(jì)要求，實(shí)際電路中考慮電阻標(biāo)稱值，采用33 Ω匹配電阻。

3.2 以太網(wǎng)差分信號(hào)線

系統(tǒng)主要采用以太網(wǎng)接口與外部實(shí)現(xiàn)通信，以太網(wǎng)接口芯片為Broadcom公司的BCM5241，信號(hào)主要以差分對(duì)形式進(jìn)行傳輸。差分線作為傳輸高速信號(hào)的有效載體，對(duì)其進(jìn)行阻抗控制和匹配非常關(guān)鍵。根據(jù)系統(tǒng)差分線阻抗為100 Ω的控制要求，參照文中2.2節(jié)的疊層設(shè)計(jì)，計(jì)算得各信號(hào)層差分信號(hào)布線要求，如表1所示。

圖4 時(shí)鐘信號(hào)波形

表1 差分信號(hào)布線規(guī)則

差分線阻抗控制的一致性可以保證信號(hào)在傳輸過程中不易發(fā)生失真變形，但僅通過設(shè)置合適的布線寬度和線間距還不足以保證阻抗的連續(xù)性，從3.1節(jié)的分析中得知，必須在傳輸路徑上對(duì)信號(hào)進(jìn)行正確的端接匹配，以達(dá)到抑制或消除信號(hào)反射的目的。此外差分對(duì)的正負(fù)兩端應(yīng)盡量做到等長(zhǎng)以抑制共模干擾。綜合器件指導(dǎo)手冊(cè)、阻抗設(shè)計(jì)要求及經(jīng)驗(yàn)規(guī)則，對(duì)以太網(wǎng)接口差分的確認(rèn)采用如下布線規(guī)則：（1）線寬/線間距為5.5 mil/11 mil（PCB板外層）；（2）差分對(duì)兩根走線等長(zhǎng)誤差為＜25 mil。

按上述規(guī)則指導(dǎo)完成布線后，還可能存在一些信號(hào)完整性問題，如端接電阻阻值匹配不夠理想，信號(hào)之間的串?dāng)_等。通過布線后仿真可對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，做到使整個(gè)設(shè)計(jì)的信號(hào)完整性問題減到最少。

3.3 DDR2數(shù)據(jù)與地址總線

由以上分析可知，DDR2的數(shù)據(jù)和地址總線布線同樣需要進(jìn)行阻抗控制和匹配，除此以外，由于CPU和DSP對(duì)DDR2進(jìn)行讀寫操作時(shí)，對(duì)各信號(hào)的時(shí)序要求比較嚴(yán)格，因此在設(shè)計(jì)中對(duì)不同信號(hào)的走線長(zhǎng)度要進(jìn)行控制。通?？偩€各位數(shù)據(jù)線需進(jìn)行等長(zhǎng)匹配設(shè)置，而為了避免信號(hào)反射等問題進(jìn)行的端接匹配會(huì)使高速總線被電阻等無源器件分成好幾段Net，這時(shí)等長(zhǎng)控制最原始的做法就是對(duì)每段進(jìn)行控制，比較繁瑣。Cadence公司Allegro軟件中解決這個(gè)問題的辦法就是借助Xnet這一概念，即把連續(xù)的幾段由無源器件連接的Net合稱為一段Xnet，如圖5所示。

圖5 Xnet示意圖

通過賦予無源器件ESpice模型，Net1、Net2和Net3會(huì)自動(dòng)合成為1個(gè)Xnet，這樣在軟件的規(guī)則約束管理器中設(shè)置等長(zhǎng)規(guī)則時(shí)只需對(duì)整個(gè)Xnet設(shè)置規(guī)則，無需對(duì)每一小段進(jìn)行等長(zhǎng)匹配處理。

總線的等長(zhǎng)匹配有2種，分別為全局等長(zhǎng)和局部等長(zhǎng)。如圖6所示。

圖6 等長(zhǎng)示意圖

圖中U1.B3到U3.1和U1.B4到U3.2的走線設(shè)置等長(zhǎng)屬于全局等長(zhǎng)，一般數(shù)據(jù)總線或地址總線的不同位之間的走線等長(zhǎng)屬于這種形式。另外圖6中T型連接點(diǎn)到U2.1和U3.1的走線設(shè)置等長(zhǎng)屬于局部等長(zhǎng)，對(duì)于多片存儲(chǔ)器共享數(shù)據(jù)和地址總線時(shí)屬于這種形式，這種等長(zhǎng)的設(shè)置和網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)有關(guān)。為避免傳輸線效應(yīng)，減小信號(hào)組之間的串?dāng)_，走線應(yīng)盡可能短，同時(shí)還要兼顧各信號(hào)之間的時(shí)序要求。綜合考慮布線空間和信號(hào)質(zhì)量，該系統(tǒng)中數(shù)據(jù)和地址總線布線要求如下：

（1）數(shù)據(jù)和地址線單線總長(zhǎng)度控制在2000 mil以內(nèi)；

（2）內(nèi)層線寬 4.6 mil，外層線寬 6.8 mil，總線組內(nèi)部間距＞6 mil，總線組與其他走線之間的間距為＞20 mil；

（3）總線之間等長(zhǎng)誤差＜20 mil。

規(guī)則設(shè)置以后，對(duì)于等長(zhǎng)的控制可以使用Allegro軟件的蛇形走線工具，根據(jù)實(shí)時(shí)顯示的走線長(zhǎng)度確?？偩€等長(zhǎng)匹配的精確性。布線完成后同樣需要進(jìn)行后仿真，通過分析仿真結(jié)果對(duì)一些規(guī)則進(jìn)行優(yōu)化，以使系統(tǒng)滿足設(shè)計(jì)要求。

4 實(shí)際電路測(cè)試

根據(jù)上述的設(shè)計(jì)規(guī)則制作了CPU板的印制電路板和樣機(jī)，并進(jìn)行了實(shí)際測(cè)試。對(duì)單板通過Agilent Technologies公司的MSO7104A混合信號(hào)示波器進(jìn)行測(cè)試，測(cè)得與ADSP21469相連的MT47H64M16時(shí)鐘信號(hào)波形如圖7所示。信號(hào)波形無振蕩，上升時(shí)間為0.66 ns左右，滿足CPU及DDR2的系統(tǒng)工作要求，CPU和DSP的DDR2內(nèi)存均能正常穩(wěn)定工作，進(jìn)一步驗(yàn)證了設(shè)計(jì)前信號(hào)完整性分析與仿真的正確性和有效性。

圖7 時(shí)鐘信號(hào)波形

同時(shí)，基于此CPU板的保護(hù)整裝置在國(guó)網(wǎng)電力科學(xué)研究院進(jìn)行了多項(xiàng)試驗(yàn)，均按照最高級(jí)指標(biāo)要求進(jìn)行，主要針對(duì)性的測(cè)試項(xiàng)目包括：

（1）高溫試驗(yàn)， 按 GB/T 2423.2—2001（IEC 60068-2-2:1974）標(biāo)準(zhǔn)，+55 ℃下 16 h；

（2）低溫試驗(yàn)， 按 GB/T 2423.1—2001（IEC 60068-2-1:1990）標(biāo)準(zhǔn)，-25 ℃下 16 h；

（3）快速瞬變干擾試驗(yàn)，按GB/T 14598.10—2007（IEC 60255-22-4）標(biāo)準(zhǔn) IV 級(jí)，電源、開入開出、交流：4kV，2.5 kHz，5/50 ns；通信端子：2kV，5 kHz，5/50 ns；

（4）電磁發(fā)射試驗(yàn)，按GB/T 14598.16—2002（GB 9254-2008、CISPR 22:2006）標(biāo)準(zhǔn)，B 級(jí)輻射騷擾限值，30～230 MHz準(zhǔn)峰值 30dB（μV/m），230～1000 MHz準(zhǔn)峰值 37dB（μV/m）；

（5）靜電放電試驗(yàn)，按GB/T14598.14—1998（IEC60255-22-2）標(biāo)準(zhǔn) IV 級(jí)，接觸放電：8kV，空氣放電：15kV。

在整個(gè)試驗(yàn)測(cè)試過程中，CPU和DSP的DDR2內(nèi)存均可靠工作，以太網(wǎng)口可靠通信，裝置運(yùn)行穩(wěn)定。此外，裝置完成的電磁發(fā)射試驗(yàn)，按GB/T 14598.16—2002 （GB 9254—2008、CISPR 22：2006）B級(jí)輻射騷擾限值進(jìn)行，測(cè)試曲線如圖8所示，結(jié)果如表2所示。該指標(biāo)滿足國(guó)外工程需求，進(jìn)一步證明了在系統(tǒng)硬件設(shè)計(jì)階段進(jìn)行信號(hào)完整性分析與設(shè)計(jì)的正確性和可行性。

圖8 電磁發(fā)射測(cè)試曲線

表2 電磁發(fā)射測(cè)試結(jié)果

5 結(jié)束語

針對(duì)電力系統(tǒng)保護(hù)裝置發(fā)展過程中，系統(tǒng)芯片工作頻率的不斷提高和信號(hào)邊沿的不斷縮短等帶來的問題，以新一代高壓繼電保護(hù)ARP-300系列裝置硬件設(shè)計(jì)為平臺(tái)，提出在硬件板級(jí)設(shè)計(jì)階段引入高速信號(hào)完整性分析與設(shè)計(jì)方法，通過信號(hào)完整性分析指導(dǎo)器件布局、布線規(guī)則設(shè)置和阻抗匹配等。實(shí)際板卡的信號(hào)完整性測(cè)試結(jié)果表明，系統(tǒng)反射、串?dāng)_等信號(hào)完整性問題得到了有效控制，證明文中應(yīng)用的高速信號(hào)完整性分析與設(shè)計(jì)方法正確，設(shè)計(jì)規(guī)則合理有效；同時(shí)對(duì)含有該CPU板的整裝置進(jìn)行了電磁兼容實(shí)驗(yàn)，系統(tǒng)可靠工作，進(jìn)一步驗(yàn)證了該設(shè)計(jì)方法的正確性和可靠性。最后需要說明的是，高速信號(hào)完整性分析內(nèi)容較深，本文僅對(duì)繼電保護(hù)裝置硬件研發(fā)過程中的信號(hào)完整性問題做了初步的探討，對(duì)信號(hào)完整性分析與設(shè)計(jì)還有很多新方法及技巧有待今后進(jìn)一步深入研究。

[1]陳德樹，唐 萃，尹項(xiàng)根，等.特高壓交流輸電繼電保護(hù)及相關(guān)問題[J].繼電器，2007，35(5)：1-3.

[2]劉成君，張愷凱.數(shù)字化變電站及其對(duì)繼電保護(hù)的影響[J].電工電氣，2010(4)：4-7.

[3]邵寶珠，王優(yōu)胤，宋 丹.智能電網(wǎng)對(duì)繼電保護(hù)發(fā)展的影響[J].東北電力技術(shù)，2010(2)：11-13.

[4]徐 政，盧 強(qiáng).電力電子技術(shù)在電力系統(tǒng)中的應(yīng)用[J].電工技術(shù)學(xué)報(bào)，2004，19(8)：23-27.

[5]李崢峰，楊曙年，喻道遠(yuǎn)，等.繼電保護(hù)中光纖通信技術(shù)應(yīng)用[J].電力自動(dòng)化設(shè)備，2007，27(2)：75-79.

[6]劉 青，王增平，鄭振華.基于MAS的含F(xiàn)ACTS元件輸電線路自適應(yīng)協(xié)調(diào)配合方案的研究[J].華北電力大學(xué)學(xué)報(bào)，2009，36(1)：15-19.

[7]周潤(rùn)景，袁偉亭.Cadence高速電路板設(shè)計(jì)與仿真[M].北京：電子工業(yè)出版社，2006.

[8]BOGATIN E.信號(hào)完整性分析[M].李玉山，李麗平，等譯.北京：電子工業(yè)出版社，2005.

[9]IPC-2251,Design Guide for the Packaging of High Speed Electronic Circuits[S].2003.