連蓬勃，王學(xué)武，薛 濤

（1.清華大學(xué) 工程物理系，北京 100084；2.清華大學(xué) 粒子技術(shù)與輻射成像教育部重點(diǎn)實(shí)驗(yàn)室，北京 100084）

0 引言

x射線數(shù)據(jù)采集模塊，是x射線安全檢測(cè)系統(tǒng)的核心設(shè)備，在小型安檢等系統(tǒng)中有廣泛的應(yīng)用。主要實(shí)現(xiàn)將x射線探測(cè)器探測(cè)到的信號(hào)傳送給上位機(jī)進(jìn)行處理顯示的功能。完整的安檢系統(tǒng)包含射線源、被測(cè)物體、探測(cè)器、數(shù)據(jù)采集、圖像處理和觀察者，本文所作的x射線數(shù)據(jù)采集模塊（XDAS）主要包括探測(cè)器到數(shù)據(jù)采集的部分，在安檢系統(tǒng)的位置如圖1所示。

本文采用專門的模擬前端芯片，利用FPGA和USB2.0實(shí)現(xiàn)控制和傳輸。整個(gè)系統(tǒng)用FPGA作為主處理器，探測(cè)器探測(cè)到信號(hào)經(jīng)由模擬前端芯片和AD變換芯片轉(zhuǎn)換后經(jīng)由FPGA處理，再通過USB2.0接口傳給上位機(jī)。

圖1 XDAS在x射線安檢系統(tǒng)中的位置

1 系統(tǒng)總體設(shè)計(jì)

基于FPGA與USB2.0的x射線數(shù)據(jù)采集系統(tǒng)的系統(tǒng)框圖如圖2所示。整個(gè)系統(tǒng)分為模擬板和數(shù)字板，兩者之間采用差分信號(hào)連接。模擬板主要包括探測(cè)器、模擬前端芯片和差分信號(hào)接收芯片。數(shù)字板主要包括FPGA、USB2.0、差分信號(hào)輸出芯片和電源模塊等。

圖2 基于FPGA與USB2.0的X射線數(shù)據(jù)采集系統(tǒng)的系統(tǒng)框圖

由探測(cè)器輸出的信號(hào)，經(jīng)由模擬前端芯片（AFE0064）濾波放大成型，輸出到AD變換電路轉(zhuǎn)化為數(shù)字信號(hào)，送入FPGA后，經(jīng)由FPGA簡(jiǎn)單處理到USB2.0傳輸模塊，傳送給上位機(jī)。主要控制指令由FPGA芯片發(fā)出，包括對(duì)模擬前端芯片的控制和其他相關(guān)模塊的控制。

同時(shí)一塊數(shù)字板可鏈接24塊模擬板，采用串行鏈接方式，如圖3所示的FPGA中含有處理AD數(shù)據(jù)的FIFO，編程接口有JTAG和AS兩種接口。

圖3 數(shù)字板與模擬板連接示意圖

2 硬件設(shè)計(jì)

2.1 探測(cè)器

采用雙能x射線探測(cè)技術(shù)，如圖4所示。

圖4 低能偽雙能X 射線成像設(shè)備采用的雙層探測(cè)器結(jié)構(gòu)示意圖[1]

在模擬板兩端貼上如上圖厚度CsI晶體（實(shí)際采用濱松公司的S5668系列產(chǎn)品），中間表貼0.1mm的薄銅片。

2.2 模擬前端電路

本文采用TI的AFE0064模擬前端芯片搭建前方電路，實(shí)現(xiàn)信號(hào)的濾波放大成型。

數(shù)字板上FPGA輸出控制信號(hào)，通過差分信號(hào)輸出端（LVDS389）轉(zhuǎn)化成差分信號(hào)，傳送到模擬板，再由模擬板上的差分信號(hào)接收端（LVDS388）轉(zhuǎn)化成原始控制信號(hào)對(duì)AFE0064進(jìn)行控制。配置電路按照TI的AFE0064說明文檔設(shè)計(jì)[2]。

2.3 AD變換電路

模擬前端芯片AFE0064的輸出頻率1-15MHz，本文采用了AD9244，AD9244是Analog Devices公司生產(chǎn)的5V、14位高精度、65MSPS高采樣率的AD轉(zhuǎn)換器，輸入帶寬有750MHz，微分非線性只有±0.7LSB，輸入信號(hào)閾值1V或者2V。為匹配幅度，采用的是差分放大器THS4520調(diào)節(jié)輸入信號(hào)使其與AD變換范圍相匹配。其電路連線可以參見AD9244技術(shù)文檔[3]。

2.4 FPGA電路設(shè)計(jì)

本模塊采用Altera公司的Cyclone II系列的EP2C8F256C8N芯片。BGA封裝，256引腳，速度級(jí)別為8。該芯片的參數(shù)如表1所示[4]。

使用Verilog HDL語(yǔ)言進(jìn)行硬件模塊化編程,主要包含圖5所示功能模塊。為解決時(shí)序匹配問題和數(shù)據(jù)緩存,采用異步FIFO來緩沖。每個(gè)模塊具體功能按照相應(yīng)芯片的控制時(shí)序圖編寫程序。

表1 FPGA 的資源列表

圖5 FPGA功能模塊

2.5 USB2.0模塊設(shè)計(jì)

USB2.0芯片采用CYPRESS 公司的EZ-USB FX2 系列的CY7C68013A，56引腳，內(nèi)置8051單片機(jī)，支持12Mbps全速模式和480Mbps高速模式，與上位機(jī)通信有四種傳輸方式：控制傳輸、中斷傳輸、批量傳輸、同步傳輸CY7C68013與下位機(jī)有兩種通信模式:GPIF和SLAVE FIFO。本設(shè)計(jì)采用從FIFO（SLAVE FIFO）的模式[5]SLAVE FIFO模式下，F(xiàn)PGA查詢FLAGA、FLAGB、FLAGC、FLAGD的值可以確定設(shè)定端點(diǎn)FIFO狀態(tài)，從而決定是否寫入[6]。

圖6 從 FIFO的連接方式

上位機(jī)需要完成68013的固件編程和上位機(jī)應(yīng)用程序，固件編程用KEIL C51對(duì)68013寄存器配置來實(shí)現(xiàn)，上位機(jī)程序用MFC編寫，主要完成數(shù)據(jù)的轉(zhuǎn)存。

2.6 電源和地設(shè)置

采用模擬電源和數(shù)字電源分割，模擬地和數(shù)字地分割，在AD芯片附近將模擬地和數(shù)字地短接。

為較少探測(cè)器和模擬前端的噪聲影響，設(shè)置兩大模塊，分別為模擬板和數(shù)字板，兩者之間采用差分信號(hào)進(jìn)行聯(lián)系，有效個(gè)隔離噪聲。

3 結(jié)論

圖7 測(cè)得137Cs的頻譜圖

本設(shè)計(jì)主要搭建數(shù)據(jù)采集的硬件平臺(tái)，不做x射線采集到的數(shù)據(jù)的圖像顯示處理。所以為驗(yàn)證本設(shè)計(jì)硬件平臺(tái)的可靠性，測(cè)試137Cs的頻譜圖。

實(shí)驗(yàn)結(jié)果在MFC所編寫的上位機(jī)程序上如圖7所示。

在設(shè)計(jì)的電路上，系統(tǒng)工作穩(wěn)定，性能良好，傳輸速度與處理速度都很高，達(dá)到了預(yù)期要求。

[1] Qiang Lu.The Utility of X-ray Dual-Energy Transmission and Scatter Technologies for Illicit Material Detection: [Ph.D.dissertation].Virginia Polytechnic Institute and State University, 1999:40

[2] 64 Channel Analog Front End for Digital X-Ray Detector AFE0064 http://www.ti.com.cn/cn/lit/ds/symlink/afe0064.pdf:24

[3] 14-Bit, 40 MSPS/65 MSPS A/D Converter AD9244 http://www.analog.com/static/imported-files/data_sheets/AD9244.pdf:15-16

[4] Altera Cyclone Ⅱ FPGA Familyhttp://www.altera.com.cn/literature/hb/cyc2/cyc2_cii5v1.pdf:4-5

[5] Cypress, CY7C68013A.http://www.cypress.com/?doc ID=30172: 30-42

[6] 王榮博.基于EZ-USB FX2LP的高速數(shù)據(jù)傳輸接口設(shè)計(jì)[J].電子測(cè)量技術(shù), 2003, 32(4): 167-170.