王婷，蘭巨龍，鄔鈞霆

（國家數(shù)字交換系統(tǒng)工程技術(shù)研究中心, 河南 鄭州 450002）

1 引言

目前，以應(yīng)用為驅(qū)動(dòng)的互聯(lián)網(wǎng)正朝著高速化和寬帶化的方向發(fā)展。然而大量差異化業(yè)務(wù)的大規(guī)模部署及新型業(yè)務(wù)的不斷涌現(xiàn)，使得現(xiàn)有網(wǎng)絡(luò)無法滿足其服務(wù)需求，底層固有硬件的支撐也不堪重負(fù)[1]。面向服務(wù)提供的新型網(wǎng)絡(luò)技術(shù)體系的提出為解決上述問題提供了新的思路[2]。在該技術(shù)體系之下，對(duì)于網(wǎng)絡(luò)交換節(jié)點(diǎn)來說，就是要研究功能可重構(gòu)、性能可編程的路由交換設(shè)備，將控制平面與數(shù)據(jù)平面相分離，通過重構(gòu)實(shí)現(xiàn)控制平面上對(duì)多種路由協(xié)議的支持，運(yùn)行多種路由算法，表象的更新與維護(hù)，系統(tǒng)的配置與管理等，通過編程實(shí)現(xiàn)數(shù)據(jù)平面上的線速查表、分類、加密、隊(duì)列管理等。然而數(shù)據(jù)平面的處理往往需要很強(qiáng)的實(shí)時(shí)性，傳統(tǒng)模式下依賴的固有硬件系統(tǒng)已經(jīng)無法適應(yīng)新功能變更的要求，一旦有新的功能出現(xiàn)，系統(tǒng)或模塊必須整體替換或升級(jí)，使得網(wǎng)絡(luò)交換節(jié)點(diǎn)的可擴(kuò)展性及靈活性變得很差。

對(duì)于底層硬件設(shè)計(jì)人員來說如果將開放可編程的邏輯器件作為開發(fā)平臺(tái)，設(shè)計(jì)實(shí)現(xiàn)一系列具有基本功能的可重構(gòu)硬件構(gòu)件（硬件邏輯模塊），當(dāng)系統(tǒng)需要對(duì)新業(yè)務(wù)進(jìn)行服務(wù)時(shí)，只需找到相關(guān)功能的硬件構(gòu)件加以組合或改進(jìn)，就可實(shí)現(xiàn)對(duì)新業(yè)務(wù)服務(wù)要求的支持[2,3]。這種在原有硬件平臺(tái)上通過重構(gòu)來支持新業(yè)務(wù)的方式，必然會(huì)在增強(qiáng)路由設(shè)備的靈活性及可擴(kuò)展性、減小重構(gòu)時(shí)隙、節(jié)約開發(fā)成本上具有很大的優(yōu)勢。

隨著半導(dǎo)體工藝水平的迅速提高，單個(gè)可編程邏輯器件的片上資源越來越豐富，利用電子設(shè)計(jì)自動(dòng)化（EDA）這類軟件工具進(jìn)行硬件下載實(shí)現(xiàn)所需硬件電路的方法，與芯片高集成度間的差異越來越大，硬件程序員所設(shè)計(jì)的硬件功能不能通過EDA工具很好地詮釋于芯片之上，不僅對(duì)硬件資源的利用率不高，很大程度上影響了硬件設(shè)計(jì)者的初衷。與此同時(shí)，當(dāng)電路功能需要重構(gòu)來滿足新業(yè)務(wù)的需求時(shí)，上述硬件實(shí)現(xiàn)方法只能重新編寫或修改硬件程序，然后再通過EDA工具“翻譯”后下載到芯片上，必然會(huì)導(dǎo)致重構(gòu)時(shí)隙開銷的增加，無法完成可重構(gòu)路由交換節(jié)點(diǎn)的硬件重構(gòu)要求。因此，利用演化硬件（EHW, evolvable hardware）來解決上述矛盾，成為可重構(gòu)硬件重構(gòu)技術(shù)研究的一個(gè)新熱點(diǎn)[4]。演化硬件利用自身的快速并行計(jì)算能力及其在解空間的尋優(yōu)搜索能力，來實(shí)現(xiàn)硬件電路的自動(dòng)設(shè)計(jì)。

演化硬件可以用下面的公式來定義：EAs+PLD=EHW。即：演化算法+可編程邏輯器件=演化硬件。演化硬件是一種黑盒設(shè)計(jì)技術(shù)，對(duì)硬件設(shè)計(jì)者的專業(yè)知識(shí)依賴程度不是很高，能夠最大程度的實(shí)現(xiàn)硬件設(shè)計(jì)的自動(dòng)化。它的設(shè)計(jì)重點(diǎn)是讓演化來生成所需電路，硬件設(shè)計(jì)者只需告訴它做什么而不是怎樣做。演化硬件不僅可以對(duì)將要投入實(shí)現(xiàn)的硬件設(shè)計(jì)進(jìn)行修改，而且可以對(duì)已經(jīng)投入使用的電路進(jìn)行修改，避免了替換已有硬件電路所需的開發(fā)成本，而且硬件程序員的設(shè)計(jì)錯(cuò)誤也可以通過人工或進(jìn)一步演化來修正，減小了設(shè)計(jì)風(fēng)險(xiǎn)和實(shí)現(xiàn)成本[5～9]?；谘莼布挠布貥?gòu)技術(shù)可以解決快速發(fā)展的網(wǎng)絡(luò)業(yè)務(wù)多樣性的需求，同時(shí)可以節(jié)約研發(fā)及重復(fù)建設(shè)網(wǎng)絡(luò)的硬件成本，符合現(xiàn)今社會(huì)綠色網(wǎng)絡(luò)和低碳經(jīng)濟(jì)的需求。將可編程邏輯器件作為開發(fā)平臺(tái)，實(shí)現(xiàn)可重構(gòu)路由交換平臺(tái)硬件電路重構(gòu)的原理如圖1所示。

圖1 基于PLD的硬件電路重構(gòu)原理

由圖1可知，染色體編碼方案是實(shí)現(xiàn)硬件重構(gòu)的基礎(chǔ)，決定了最終的硬件電路結(jié)構(gòu)的好壞、遺傳操作的進(jìn)化速度以及搜索空間的大小，進(jìn)而影響整個(gè)硬件重構(gòu)的效率。因此，設(shè)計(jì)合理的染色體編碼方案顯得尤為重要。目前，相關(guān)學(xué)者已經(jīng)研究出一些成熟的染色體編碼方案[10]，大致可分為2大類：直接型編碼和間接型編碼。直接型編碼方式就是將下載到PLD中的二進(jìn)制配置位串直接作為演化算法中的染色體，對(duì)其進(jìn)行遺傳操作，以改變門級(jí)電路的連接，進(jìn)而實(shí)現(xiàn)硬件電路結(jié)構(gòu)的改變。然而電路規(guī)模的大小直接影響著PLD配置位串的長度，通常情況下其長度在幾萬位到幾十萬位之間[11]，如果直接將整個(gè)配置位串作為演化算法中的染色體進(jìn)行編碼，當(dāng)演化過程對(duì)存儲(chǔ)和計(jì)算資源的要求隨電路規(guī)模的增長呈指數(shù)性增長時(shí)，勢必會(huì)造成片上存儲(chǔ)空間的大量開銷以及處理器運(yùn)算量的急劇增大，因此直接型編碼只適用于小規(guī)模的硬件電路的重構(gòu)。間接型編碼則是對(duì)PLD的配置文件進(jìn)行一種變換，然后再對(duì)其進(jìn)行編碼，它將電路更高層次的表達(dá)方式作為遺傳中染色體進(jìn)行編碼，在適應(yīng)度評(píng)估和生成實(shí)際硬件電路配置時(shí)，需要經(jīng)過逆變換后才能生成實(shí)際的 PLD配置位串。間接型編碼采用抽象表達(dá)的方法，其演化元素不是門電路，而是基本的硬件功能模塊。

本文將演化算法與可編程邏輯器件相結(jié)合，首先提出一種基于 LUT結(jié)構(gòu)的二維映射函數(shù)增量染色體編碼方案（PMFICC, planar mapped function increments chromosome coding），在此方案的基礎(chǔ)上又提出了一種改進(jìn)的差分演化算法，并證明了其有效性。

2 基于查找表LUT結(jié)構(gòu)的二維映射函數(shù)增量染色體編碼方案（PMFICC）

基于二級(jí)映射的演化硬件體系結(jié)構(gòu)在基因型平面與表現(xiàn)型平面之間采用中間硬件表示層，基因型平面的編碼只對(duì)中間層進(jìn)行，而表現(xiàn)型平面的實(shí)際FPGA器件的配置位串是通過中間層進(jìn)行轉(zhuǎn)換獲得的。中間硬件層的結(jié)構(gòu)相對(duì)簡單，因而其染色體編碼表示比直接對(duì)FPGA配置編碼簡單，降低了演化過程中對(duì)存儲(chǔ)和計(jì)算資源的需求。同時(shí)，中間硬件層屏蔽了底層FPGA的硬件特性，使得演化的設(shè)計(jì)方法能夠適應(yīng)普遍的條件和環(huán)境，能夠適用到普遍的電路規(guī)模和類型中。Arostegui等[12]提出了采用規(guī)整的功能單元構(gòu)成二維可重構(gòu)平面的結(jié)構(gòu)，功能單元的數(shù)量可以任意增加，從而使得演化設(shè)計(jì)具有可擴(kuò)展性。R. DeMara等[13]采用二級(jí)映射機(jī)制實(shí)現(xiàn)基因型／表現(xiàn)型映射，通過虛擬演化硬件 FPGA(virtual EHW FPGA)實(shí)現(xiàn)染色體編碼到FPGA配置位串的轉(zhuǎn)換，其映射過程如圖2所示。

圖2 基于虛擬演化硬件的染色體編碼

目前，硬件重構(gòu)技術(shù)大多數(shù)是在基于SRAM工藝的 FPGA平臺(tái)上設(shè)計(jì)實(shí)現(xiàn)的，以 n-LUT的FPGA為例，每一個(gè)LUT都可以看成是nbit地址線的2 1n×的RAM，當(dāng)輸入nbit地址信息時(shí)，輸出就是RAM中相應(yīng)單元中的狀態(tài)值（2n種邏輯功能）。為了研究可重構(gòu)路由交換平臺(tái)的硬件重構(gòu)技術(shù)，首先將所需的實(shí)際硬件電路按照邏輯功能分成多個(gè)邏輯功能塊，這些邏輯功能塊由若干個(gè)LUT組成的二維陣列構(gòu)成，LUT之間相互連接形成整個(gè)硬件電路。本文提出的基于 LUT結(jié)構(gòu)的PMFICC編碼方案，是根據(jù)實(shí)際的底層硬件資源（LUT的個(gè)數(shù)）將二進(jìn)制配置文件串（.bit文件）即Bitstream文件，映射到一維狀態(tài)平面（SP, status plane，）（也就是LUT的內(nèi)部狀態(tài)）和二維排序平面（CP, connection plane）（也就是LUT之間的連接關(guān)系）中，從而將冗長的一維平面上的二進(jìn)制編碼，映射為二維平面上的PMFICC編碼。以3輸入的LUT為例，片上資源由16個(gè)3-LUT組成，那么基于LUT結(jié)構(gòu)的PMFICC編碼方案示意圖如圖3所示。

圖3 一種基于LUT結(jié)構(gòu)的PMFICC編碼方案

一維狀態(tài)平面就可由邏輯功能函數(shù) f(x)={a, b,c, d, e, f, g, h}，（其中，x表示LUT的輸入地址信息）的編碼組合進(jìn)行表示，如表1所示。那么，圖3所示的電路結(jié)構(gòu)在PMFICC編碼方案中SP平面的編碼表示為 f1f2f5f6f9f10。

表1 3-LUT邏輯功能

那么，該方案的編碼方法就將16個(gè)3LUT的二進(jìn)制編碼表示簡化為6個(gè)LUT的函數(shù)表示，其SP平面編碼就可簡化為6個(gè)LUT的連接關(guān)系編碼?？梢杂靡粋€(gè)無向圖G來繼續(xù)簡化圖3的電路結(jié)構(gòu)，如圖4所示：頂點(diǎn)代表參與電路結(jié)構(gòu)的6個(gè)LUT，LUT間的連接關(guān)系則由無向邊來表示。PMFICC編碼方案中CP平面的編碼表示為1-2 1-6 1-9 5-10 6-5 6-9。那么圖3所示的電路結(jié)構(gòu)的PMFICC編碼表示為 f1f2f5f6f9f101-2 1-6 1-9 5-10 6-5 6-9。

圖4 CP編碼平面的無向圖

應(yīng)用 PMFICC編碼方案重構(gòu)電路結(jié)構(gòu)時(shí)，分別對(duì)比重構(gòu)前后2種電路結(jié)構(gòu) SP編碼和CP編碼的差異，如果是LUT內(nèi)部有變化，只需對(duì)LUT的內(nèi)存狀態(tài)進(jìn)行修改得到相應(yīng)的 f(x)編碼；如果是路由資源發(fā)生變化即LUT的連接關(guān)系發(fā)生變化，那么可對(duì)前一種電路結(jié)構(gòu)的無向圖做邏輯運(yùn)算（與、或、非、異或）得到所需的邊序列編碼。

在對(duì) FPGA進(jìn)行硬件設(shè)計(jì)時(shí)，80%左右的資源都被路由資源所占，因此基于PMFICC編碼進(jìn)行動(dòng)態(tài)重構(gòu)研究時(shí)，首先要考慮CP編碼的重構(gòu)，也就是無向圖的邏輯運(yùn)算。為了減小重構(gòu)時(shí)隙實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)技術(shù)，首先在FPGA內(nèi)部建立一系列可以完成基本功能的元素圖（EG, element graph）庫，當(dāng)電路功能發(fā)生改變時(shí)，僅需從 EG庫中調(diào)取相應(yīng)個(gè)數(shù)的 EG進(jìn)行邏輯運(yùn)算，就可得到重構(gòu)后新的電路結(jié)構(gòu)，這將大大提高動(dòng)態(tài)重構(gòu)的效率。如圖5所示：元素圖 G1和 G2，那么重構(gòu)后的電路G1∪G2，G1∩G2以及G1⊕G2可由G1和G2的邏輯運(yùn)算得到。

圖5 元素圖重構(gòu)

通過前面的分析，知道PMFICC編碼方案是以增加染色體基因型到表現(xiàn)型的復(fù)雜性為代價(jià)，將冗長的一維平面上的二進(jìn)制編碼映射到 SP平面和CP平面。CP平面的編碼只對(duì)無向圖進(jìn)行重構(gòu)，SP平面則對(duì)實(shí)際FPGA器件的配置位串是進(jìn)行重構(gòu)，降低了直接對(duì)FPGA配置位串進(jìn)行演化的冗余，減少了演化過程中對(duì)存儲(chǔ)和計(jì)算資源的需求。該編碼方法特別適用于基于Bitstream的動(dòng)態(tài)重構(gòu)，重構(gòu)后新的電路功能與重構(gòu)前的電路功能差異（Bitstream差異）可以通過演化算法，將前后2代染色體的差異引入到演化過程中，進(jìn)而得到新的最優(yōu)染色體。下面將介紹一種改進(jìn)的差分演化算法。

3 一種改進(jìn)的差分演化算法

如何在上述編碼方案的基礎(chǔ)上有效、快速地實(shí)現(xiàn)目標(biāo)方案的最優(yōu)演化是本節(jié)研究的重點(diǎn)問題。差分演化（DE, differential evolution）算法是一種非常適用于基于函數(shù)增量的染色體編碼演化算法，具有操作簡單、收斂速度較快等特點(diǎn)，并且其在求解單目標(biāo)優(yōu)化問題方面已經(jīng)取得了成功[14～16]。典型的差分演化算法包括以下幾個(gè)步驟。

1) 初始化：利用NP個(gè)維數(shù)為D的實(shí)數(shù)向量作為每一代的種群，每個(gè)個(gè)體表示為xi,G，其中，i=1,2, …, NP，i為個(gè)體在種群中的序列，G為演化代數(shù)，NP為種群規(guī)模。初始化種群的一個(gè)方法就是在給定邊界約束內(nèi)的值中隨機(jī)選擇，一般假定所有隨機(jī)初始化種群均符合均勻概率分布。設(shè)參數(shù)變量的邊界條件為則

其中，j=1, 3,…, D。

2) 變異：對(duì)于每個(gè)目標(biāo)向量 xi,C, 定義其變異向量為

其中，參數(shù) r1、r2、r3互不相同，同時(shí)有NP≥4，變異算子F∈[0,2]。

3) 交叉：定義實(shí)驗(yàn)向量其中，randb(j)用于在[0, 1]之間隨機(jī)產(chǎn)生第j個(gè)估計(jì)值，rnbr(i)∈ 1, 2,…, D。CR為交叉算法，取值范圍為[0,1]。

4) 選擇：決定實(shí)驗(yàn)向量ui,G+1是否能夠成為下一代中的會(huì)員。差分演化算法按照貪婪準(zhǔn)則將實(shí)驗(yàn)向量與當(dāng)前種群中的目標(biāo)向量xi,G進(jìn)行比較，并選擇更優(yōu)的向量作為下一代種群中的向量。函數(shù)表示為

即如Δ f＞0，則接收新的實(shí)驗(yàn)向量，否則不接受。

5) 邊界條件的處理。在存在邊界約束的環(huán)境中，差分演化算法將不符合邊界約束的新個(gè)體在可行域內(nèi)隨機(jī)產(chǎn)生的參數(shù)向量代替，即若或則

差分演化算法彌補(bǔ)了遺傳算法編碼繁瑣、實(shí)現(xiàn)復(fù)雜的缺陷，但其搜索進(jìn)程緩慢且易于“早熟”。出現(xiàn)上述缺陷的關(guān)鍵在于差分演化算法是在“優(yōu)勝劣汰”準(zhǔn)則下進(jìn)行選擇操作的，這也就決定了算法后期的收斂速度較慢，甚至有可能陷入局部最優(yōu)。

為了實(shí)現(xiàn)硬件重構(gòu)中的快速演化，本文在差分演化過程中引入局部優(yōu)化機(jī)制，提出一種改進(jìn)的差分演化（MDE, modified differential evolution）算法。該算法基于Metropolis準(zhǔn)則進(jìn)行選擇操作，從而能夠獲得更優(yōu)的收斂速度和全局優(yōu)化效率。MDE算法步驟描述如下。

步驟1 初始化算法參數(shù)：確定種群大小NP，變異因子F及CR，初始化Metropolis準(zhǔn)則參數(shù)T和降溫控制參數(shù)k，設(shè)定迭代次數(shù)D，令h=0。

步驟2 初始化可行解空間，隨機(jī)產(chǎn)生N個(gè)可行解。

步驟3 執(zhí)行交叉、變異操作。

步驟4 執(zhí)行選擇操作。執(zhí)行過程中，隨機(jī)產(chǎn)生擾動(dòng)Δ x，得到新節(jié)點(diǎn) x*=x+Δ x，如果該節(jié)點(diǎn)優(yōu)于x，則把該節(jié)點(diǎn)作為下一次迭代的可行節(jié)點(diǎn)；否則計(jì)算出該新節(jié)點(diǎn)的接受概率P=exp(-Δf/T)，并產(chǎn)生一個(gè)[0,1]區(qū)間上的偽隨機(jī)數(shù)r，若P≥r，則接受新節(jié)點(diǎn)作為下一次迭代的初始點(diǎn)；否則放棄新節(jié)點(diǎn)，仍選擇原節(jié)點(diǎn)作為下一次迭代的初始點(diǎn)。

步驟5 執(zhí)行降溫操作T=T×k，令h=h+1。

步驟6 如h等于D，則跳回步驟3，否則終止算法。

4 仿真實(shí)驗(yàn)與性能評(píng)價(jià)

為了進(jìn)一步驗(yàn)證MDE算法的性能，本文選擇2種典型函數(shù)對(duì)其進(jìn)行仿真實(shí)驗(yàn)。

函數(shù)1 （函數(shù)最優(yōu)值為f*=-78.332 3）

函數(shù)2 （函數(shù)最優(yōu)值為f*=-0.998）

給定初始參數(shù) T=5 000，k=0.8，NP=12，CR=0.3，F(xiàn)=0.5，迭代次數(shù)為100次。表2分別給出了函數(shù)1和函數(shù)2運(yùn)行6次時(shí)的結(jié)果對(duì)比。

表2 函數(shù)1和函數(shù)2的仿真結(jié)果（運(yùn)行6次）

對(duì)上述仿真結(jié)果采用方差距離比較法進(jìn)行驗(yàn)證。假設(shè)函數(shù)的最優(yōu)值為f*，迭代次數(shù)為K，DE算法第k次迭代結(jié)果為f1k，MDE算法第k次迭代結(jié)果為 f2k，DE算法最優(yōu)值的方差距離之和為MDE算法最優(yōu)值的方差距離之和為

計(jì)算函數(shù)1和函數(shù)2 6次迭代的1D和2D值，其結(jié)果都為1D大于2D。對(duì)函數(shù)1進(jìn)行100次迭代，仿真結(jié)果如圖6所示，DE的方差距離大于MDE的方差距離。

圖6 DE與MDE的方差距離比較

由上述仿真結(jié)果可以看出，DE算法依然存在未收斂到最優(yōu)解空間的情況，這就是由于DE算法存在陷入局部最優(yōu)解的缺點(diǎn)，而仿真過程中MDE算法并未出現(xiàn)上述情況，說明MDE算法改進(jìn)了差分演化算法陷入局部最優(yōu)解的缺點(diǎn)，更加逼近實(shí)際最優(yōu)解。

5 結(jié)束語

硬件重構(gòu)技術(shù)為構(gòu)建柔性網(wǎng)絡(luò)提供了新的研究方向。當(dāng)現(xiàn)有網(wǎng)絡(luò)服務(wù)發(fā)生變化時(shí)，基于硬件重構(gòu)技術(shù)的柔性網(wǎng)絡(luò)能夠采用本文所提出的演化硬件重構(gòu)編碼方案及演化算法，實(shí)現(xiàn)服務(wù)能力平滑、快速的演變及升級(jí)，從而高效地利用網(wǎng)絡(luò)資源，提高網(wǎng)絡(luò)的多樣服務(wù)能力。

演化硬件以可編程邏輯器件(PLD, programmable logic device)為平臺(tái)，針對(duì)其可重復(fù)編程重復(fù)配置的特點(diǎn)，將下載到PLD上的二進(jìn)制配置位串作為遺傳算法的染色體，模擬生物種群的演化過程來搜尋最優(yōu)的配置，自適應(yīng)地實(shí)現(xiàn)配置PLD上可重構(gòu)邏輯資源并得到所需功能的硬件電路。目前，Xilinx公司已有多款FPGA不僅可以支持全局重構(gòu)，還能夠提供部分重構(gòu) (PR, partial reconfiguration )[17]功能。PR是指在不影響系統(tǒng)總體運(yùn)行的情況下，對(duì)系統(tǒng)的一部分結(jié)構(gòu)進(jìn)行重新配置以實(shí)現(xiàn)新的電路功能，如VirtexTM-II、VirtexTM-II Pro/X、VirtexTM-4/FX/LX/SX系列的FPGA都可支持電路的部分重構(gòu)。這些芯片提供的PR功能可以分為2種模式：基于模塊(module-based)的 PR和基于差異(differencebased)的 PR[18]?；谀K的 PR利用總線宏(bus macro)技術(shù)保證重構(gòu)后模塊間的正常連接，而基于差異的PR通過比較重構(gòu)前后電路功能的差異進(jìn)行重構(gòu)。

本文在基于SRAM結(jié)構(gòu)的FPGA平臺(tái)上，提出一種基于 LUT結(jié)構(gòu)的二維映射函數(shù)增量染色體編碼方案 PMFICC，該編碼方案可利用 Xilinx公司FPGA支持基于差異的 PR功能，對(duì)比重構(gòu)前后 2種電路結(jié)構(gòu)SP編碼和CP編碼的差異，即重構(gòu)前后2種Bitstream文件的差異，通過改進(jìn)的差分演化算法MDE將前后2代染色體的差異引入到演化過程中，進(jìn)而得到新的最優(yōu)染色體，實(shí)現(xiàn)電路的動(dòng)態(tài)重構(gòu)，快速有效地支持系統(tǒng)的新功能。仿真結(jié)果驗(yàn)證了其性能。

[1] 姚愛紅, 張國印, 關(guān)琳. 基于動(dòng)態(tài)可重構(gòu) FPGA 的自演化硬件概述[J].智能系統(tǒng)學(xué)報(bào), 2008, 3(5): 436-440.YAO A H, ZHANG G Y, GUAN L. A survey of dynamically and partially reconfigurable FPGA-based self-evolvable hardware[J]. CAAI Transactions on Intelligent Systems, 2008, 3(5): 436-440.

[2] 蘭巨龍. 可重構(gòu)信息通信基礎(chǔ)網(wǎng)絡(luò)體系研究.國家重點(diǎn)基礎(chǔ)研究發(fā)展計(jì)劃（973計(jì)劃）項(xiàng)目計(jì)劃任務(wù)書[R]. 2011.LAN J L. Reconfigurable Basic Network of Information and Commu-nication System[R]. National Key Basic Research and Development Program Project planTask(973 Project)[R]. 2011.

[3] 李玉峰, 邱菡, 蘭巨龍. 可重構(gòu)路由器研究的現(xiàn)狀與展望[J]. 中國工程科學(xué), 2008, 10(7): 83-87.LI Y F, QIU H, LAN J L. The study of reconfigurable router status and prospect[J]. China Engineering Science, 2008, 10(7): 83-87.

[4] 姚睿, 于盛林, 王友仁等. 采用主流FPGA的數(shù)字電路在線生長進(jìn)化方法[J]. 南京航空航天大學(xué)學(xué)報(bào), 2007, 39(5): 583-585.YAO R, YU S L, WANG Y R, et al. Online growing evolution and evaluation approach based on mainstream FPGA[J]. Journal of Nanjing University of Aeronautics & Astronautics, 2007, 39(5): 583-585.

[5] KAUFMANN P, PLESSL C, PLATZNER M. Evocaches: application-specific adaptation of cache mappings[A]. NASA/ESA Conference on Adaptive Hardware and Systems[C]. 2009. 13-17.

[6] YANG H Q, CHEN L G, LIU S T, et al. A flexible bit-stream level evolvable hardware platform based on FPGA[A]. NASA/ESA Conference on Adaptive Hardware and Systems[C]. 2009. 51-58.

[7] LOHN J, HORNBY C. Evolvable hardware: using evolutionary computation to design and optimize hardware systems[J]. IEEE Computational Intelligence Magazine, 2006, 1(1):19-27.

[8] MAO N, MINORU W. A sixteen-context dynamic optically reconfigurable gate array[A]. NASA/ESA Conference on Adaptive Hardware and Systems[C]. 2009. 121-125.

[9] SHANG L H, ZHOU M, et al. A new application-tuned processor architecture for high-performance reconfigurable computing[A].NASA/ESA Conference on Adaptive Hardware and Systems[C]. 2009.139-145.

[10] 李敏強(qiáng), 寇紀(jì)淞, 林丹等. 遺傳算法的基本理論與應(yīng)用[M]. 北京:科學(xué)出版社, 2002.LI M Q, KOU J S, LIN D, et al. Genetic Algorithm is the Basic Theory and the Application[M]. Beijing: Science Press, 2002.

[11] XILINX I. Virtex-II platform FPGA user guide[EB/OL]. http://china.Xilinx.com/support/documentation/user_guides/ug002.pdf.

[12] AROSTEGUI M, SANCHEZ E，CABESTANY J. An in-system routing strategy for evolvable hardware programmable platforms[A].Proc of the 3rd NASA/DoD, Long Beach[C]. 2001. 157-166.

[13] OREIFEJ R, AIHADDAD R, HENG T, et al. Layered approach to intrinsic evolvable hardware using direct bit-stream manipulation of virtex-II prodevices[A]. International Conference on Field Programmable Logic and Applications(FPL 2007)[C]. Amsterdam, 2007.299-304.

[14] MUSRRAT A, PANT M, ABRAHAM A. Simplex differential evolution[J]. Acta Polytechnica Hungarica, 2009, 6(5): 95-102.

[15] MUSRRAT A, PANT M, et al. A modified differential evolution algorithm and its application to engineering problems[A]. International Conference of Soft Computing and Pattern Recognition[C]. 2009.196-200.

[16] YANG Z Y, TANG K, YAO X. Large scale evolutionary optimization using cooperative coevolution[A]. Information Sciences[C]. 2008.2986-2991.

[17] XILINX C. XILINX development system reference guide 8.li[EB/OL]. http://toolbox. xilinx. com/docsan/ xilinx8/ books/ docs/dev.pdf, Xilinx data sheet, 2007.

[18] XILINX C. XAPP290: two flows for partial reconfiguration: module based or difference based[EB/OL]. http://www. xilinx. com, 2004.