余國義，張 樂，鄭梅軍，鐘建福

(華中科技大學電子科學與技術(shù)系，武漢430074)

近年來隨著物聯(lián)網(wǎng)的推廣，傳感器的應用越來越廣泛，對低壓低功耗的信號處理系統(tǒng)要求也越來越高。在物聯(lián)網(wǎng)中，同一款傳感器可能分布在不同環(huán)境中，傳感器輸出信號的共模電平會有較大變化范圍，在低電源電壓下，迫切要求信號提取電路能夠處理寬共模信號［1］。一般放大器在寬共模輸入時，它的一些重要性能會變差，如增益、帶寬、失調(diào)電壓、穩(wěn)定性等［2-5］，而采用 BiCMOS 工藝［1，7-8］或 BCD 工藝［6，9］固然可以擴大輸入共模范圍，但其工藝價格比CMOS工藝要昂貴許多。

本文分析了CMOS工藝的傳統(tǒng)的寬動態(tài)共模運放輸入級的一般電路形式和其帶來的問題，然后提出一種新的方法來設計寬共模輸入運放。本文采用TSMC 0.13 μm CMOS工藝設計了一個新型寬共模動態(tài)范圍運算放大器，通過穩(wěn)定輸入共模電平方法，在3.3 V電源電壓時實現(xiàn)-1.5 V～4.8 V的共模輸入范圍。

1 傳統(tǒng)的寬共模運放輸入級

運算放大器的輸入級一般采用差分輸入結(jié)構(gòu);差分輸入結(jié)構(gòu)具有高的電源噪聲抑制、較大的輸出擺幅的優(yōu)點，而且同單端的同類電路相比差動電路偏置電路的設計更加簡單，而且具有更高的線性度。

CMOS工藝的傳統(tǒng)寬共模運放輸入級電路如圖1所示。采用NMOS和PMOS互補作為放大管，利用NMOS可以有較高共模電平和PMOS可以有較低共模電平的特點相結(jié)合實現(xiàn)寬的共模輸入范圍［10-12］。

圖1 傳統(tǒng)的寬共模運放輸入級電路

各MOS管工作狀態(tài)為:

當VCM＞Vdd-(VIp+Vt)時，NMOS 管 M1、M2工作，PMOS管M3、M4截止(Vt為MOS管閾值電壓);

當VCM＜VIn+Vt時，PMOS 管 M3、M4工作，NMOS管 M1、M2截止;

當Vdd-(VIp+Vt)＞VCM＞VIn+Vt時，M1、M2、M3、M4均工作。

在各狀態(tài)交替時電路的總跨導Gm無法恒定，變化可能達到100%，使極點補償不容易確定，對增益和帶寬都有很大影響。為了穩(wěn)定總跨導，必須非常仔細確定兩個尾電流和放大管的尺寸，設計難度很大，在文獻［12-14］對此類型電路有進一步說明和改進。

2 一種寬輸入共模范圍運放的設計

本設計通過將輸入共模電平穩(wěn)定到所需固定電平附近，再將穩(wěn)定后信號和差分小信號提供給放大器處理來實現(xiàn)超寬輸入共模范圍。整體結(jié)構(gòu)如圖2所示。

圖2中Vref為參考共模電平，通過反饋輸入信號共模電平與Vref差值放大電壓到輸入端可以得到接近Vref的共模信號，而且此過程中小信號幾乎不受影響(反饋網(wǎng)絡中器件產(chǎn)生噪聲同時加在輸入端，可等效到共模電平上，因此可以忽略噪聲對小信號的影響)，將調(diào)整后信號輸入到放大器中可以避免共模信號對運放造成的各種影響。

圖2 寬共模運放系統(tǒng)框圖

對圖2進行推導可得到式(1)、式(2)，式中Vcm1為輸入共模電平，A為共模放大電路的雙端增益，Max和Min為對應量的最大值和最小值。此二式成立是假設反饋共模電平范圍可以達到足夠大共模放大電路輸出擺幅范圍直接影響到最大共模反饋量，因此會影響到可以接受輸入的共模范圍，所以需要注意共模放大電路輸出級的設計。由式(1)式(2)可知，此增益影響共模反饋程度，增益越大反饋補償后信號共模電平越接近Vref(OP core的理想共模電平)。將OP core的輸入信號共模范圍變化限制在ΔVcm2Max之內(nèi)，可以減小對OP core的共模范圍設計要求。

圖3 整體電路圖

此寬共模運放的整體電路圖如圖3所示，各模塊對應虛框中電路，采用3.3 V電源。為了方便設計，可以對各模塊單獨進行設計，保證各模塊穩(wěn)定和帶寬匹配。電路中各模塊引入的零極點均會影響整個電路的幅頻響應，設計電路時，讓OP core引入主極點，與電路中次極點拉開，避免次極點過多影響主極點。

根據(jù)運放同端輸入相加異端輸入相減規(guī)律，加/減法器可通過一個運放將求和與求差合為一體，加/減法器中的運算放大器采用兩級運放，有利于極點補償和寬的輸出擺幅范圍。由于加/減法器的負載電容為下級模塊中MOS管的柵極電容，電容很小，在此模塊仿真中發(fā)現(xiàn)不需要進行密勒補償，擁有足夠?qū)挼膸捄驮鲆?。在整體電路中，我們可以發(fā)現(xiàn)，Vin和Vip通過兩對R1、R2構(gòu)成回路，為了減小此回路對輸入信號的影響，應該使R1、R2得阻抗值很大，同時R1、R2高阻抗也有利于消弱共模放大電路模塊的輸出阻抗的影響，在此電路中R1、R2均取值100 kΩ。

共模放大電路包含取共模和放大兩個功能。M16n和M16p并聯(lián)得到Vin2和Vip2的共模信號，將此共模信號與Vref比較放大反饋到輸入端，與Vin、Vip相加減;通過M19和M20來構(gòu)成共模放大第2級，獲得大的寬的輸出擺幅范圍和增益。在此模塊中引入了密勒補償，增加此模塊的穩(wěn)定性，此極點應設計較大，避免影響OP core的主極點。

運放模塊的設計可采用一般設計方法，由于前面對共模信號已做過處理，此模塊對共模的性能的要求可以很低，有利于其他各方面性能的提高。采用兩級運放結(jié)構(gòu)實現(xiàn)高增益和寬輸出擺幅，在高增益下為了避免相位裕度過小，利用密勒補償拉開主極點和次極點。次極點包含各模塊引入的極點。

3 電路的仿真結(jié)果

采用TSMC 0.13 μm CMOS工藝庫搭建出圖3中具體電路，使用3.3 V的單電源，1 pF電容負載對輸入共模進行掃描仿真，仿真結(jié)果如圖4所示由此圖知:輸入共模范圍可達到-1.5 V～4.6 V，其范圍大于0～3.3 V。

對OP Core與整體電路的頻率特性分別進行仿真，仿真結(jié)果如圖5所示。

由圖知，此整體電路開環(huán)直流增益為74 dB，單位增益帶寬為11.4 MHz，相位裕度為74°，與 OP core的頻率特性相近。與其他文獻性能相比較如表1。

圖4 掃描輸入共模仿真圖

圖5 OP core與整體電路各自頻率特性仿真結(jié)果

表1 本文設計和其他文獻設計性能對比

由表1可以看出:在單電源設計中，本文設計不但輸入共模最大值超過電源電壓Vdd，而且輸入共模電平低于參考地(0 V);在表中其他單電源設計中最低輸入共模電平為0 V。

表1中文獻［1］通過類似蝴蝶結(jié)結(jié)構(gòu)的輸入級電路解決了共模電平超過電源后出現(xiàn)的輸入偏置電流過大和信號反相問題，該輸入級電路還具有輸出擺幅大、差模輸入電壓范圍大、輸入阻抗大頻率特性好的特點。文獻［6］提出的共基極輸入級電路可在有效地控制輸入偏置電流的情況下實現(xiàn)與電源電壓無關(guān)的ICMR.該電路的ICMR上限僅與器件參數(shù)有關(guān)。文獻［7］設計了一種浮動輸出的輸入信號適配器，將輸入信號的電壓調(diào)整到差分放大級正常工作的輸入共模電壓范圍內(nèi)，從而消除了電源電壓對共模輸電壓的限制。文獻［8］利用耐高壓的BiMOS工藝，采用共基極結(jié)構(gòu)，使用耐高壓MOS管作為電流源，其耐高壓的特性Vds可以很大(45 V)實現(xiàn)寬共模輸入，較之普通的共基放大器能承受更高的共模電壓，有更高、更穩(wěn)定的增益，并且減小了系統(tǒng)失調(diào)。文獻［9］設計一個共模輸入電壓估計電路和負反饋電路來控制輸入端基極電流來得到一個穩(wěn)定的輸入環(huán)路實現(xiàn)寬輸入共模。文獻［10-11］采用比較傳統(tǒng)的互補MOS作為輸入級實現(xiàn)軌對軌共模輸入范圍，其電路結(jié)構(gòu)比較簡單，對輸入共模范圍要求相對不太高，滿足自身設計要求。

在上面幾種設計中除了軌對軌設計采用了CMOS工藝，其他要實現(xiàn)超出電源電壓范圍的輸入共模范圍均采用特殊工藝(BiMOS或BCD)并且沒能實現(xiàn)最低輸入電平低于電源低電位的性能。此外本設計雖增加設計的復雜度，但可以將OP core單獨設計而對自身輸入共模性能幾乎可以不加考慮，有利于提高運放其他性能，增加設計的靈活性。本設計其他各方面性能幾乎都達到或超過表中文獻設計的性能。本文設計運放電路性能可以滿足大多數(shù)應用需要。

4 結(jié)束語

本文提出了一種超過電源電壓的超寬共模輸入范圍運算放大器設計方法，通過提取輸入共模電平與參考共模電平比較放大，反饋到輸入信號，使輸入共模信號在OP core處趨近于參考共模電平，實現(xiàn)寬輸入共模范圍，并有利于OP core其他性能的提高。經(jīng)過仿真所設計超寬輸入范圍運算放大器，結(jié)果表明:在Vdd=3.3 V時，輸入共模電平范圍可達到-1.5 V～4.6 V。此設計方法解決了一般運放輸入共模范圍受限和電源電壓對輸入共模范圍限制的問題。對電路中OP core的進一步優(yōu)化可以得到整體性能更優(yōu)電路。

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