王水魚，馮曉靖

(西安理工大學(xué) 自動化與信息工程學(xué)院，陜西 西安710048)

傳統(tǒng)的信號發(fā)生器采用模擬電路技術(shù)[1]，由分立元件構(gòu)成振蕩電路和整形電路來產(chǎn)生各種波形。采用這種技術(shù)的波形發(fā)生器電路結(jié)構(gòu)復(fù)雜、體積龐大、穩(wěn)定度和準(zhǔn)確度較差,難以產(chǎn)生較為復(fù)雜的波形信號。虛擬儀器[2]的出現(xiàn)是儀器發(fā)展史上的一場革命，代表著儀器發(fā)展的最新方向和潮流，是信息技術(shù)的一個重要領(lǐng)域。本文的主要工作是結(jié)合虛擬儀器技術(shù)進(jìn)行任意波形發(fā)生器的研究與設(shè)計。

1 DDS基本原理

DDS的基本原理是利用采樣原理，然后根據(jù)查表產(chǎn)生波形。一個完整的DDS原理如圖1所示。

圖1 DDS原理圖

其電路一般包括基準(zhǔn)時鐘、相位累加器、波形存儲器、D/A轉(zhuǎn)換器和低通濾波器(LPF)[3]。每來一個時鐘脈沖fclk，就送入相位累加器一個頻率控制字X。相位累加器包括一個N位加法器和一個累加寄存器，N位加法器將頻率控制字X與相位累加寄存器寄存輸出的累加相位數(shù)據(jù)相加，把X與反饋的累加器輸出端的相位數(shù)據(jù)之和再次送至累加寄存器的輸入端。而相位累加器模塊中的累加寄存器在上一系統(tǒng)時鐘信號周期作用下一方面將已經(jīng)存儲在寄存器中的相位數(shù)據(jù)反饋到相位累加器中加法器的其中一個輸入端，以便加法器將其用于在下個時鐘信號的作用下繼續(xù)與控制模塊發(fā)出的頻率控制字X相加；另一方面，將這個數(shù)據(jù)作為相位累加器的輸出值送入波形存儲器按照相位查找表查找，并由波形存儲器輸出。最后，波形存儲器的輸出結(jié)果經(jīng)數(shù)/模轉(zhuǎn)換(D/A Converter)和低通濾波器(Low Pass Filter)[4-5]的濾波將其轉(zhuǎn)換成所需要的模擬波形。相位累加器在時鐘的作用下，連續(xù)不斷地進(jìn)行頻率控制字的線性累加，直至滿量時產(chǎn)生溢出，這樣就完成了一個周期，也是DDS合成信號的一個頻率周期。

DDS的輸出頻率由頻率控制字X決定。輸出頻率與系統(tǒng)時鐘的關(guān)系為：

離散樣本的個數(shù)由相位累加器位數(shù)N決定，可以看出在參考時鐘頻率SYSCLK不變的情況下，通過改變頻率控制字X就可以改變輸出波形的頻率，并且當(dāng)頻率控制字X=1時DDS的輸出頻率最小。因此，DDS輸出分辨率與相位累加器位數(shù)N之間的關(guān)系為：

2 系統(tǒng)整體設(shè)計方案

圖2 系統(tǒng)整體設(shè)計方案框圖

本設(shè)計系統(tǒng)整體框圖如圖2所示。LabVIEW[6]上位機(jī)界面主要實現(xiàn)波形的選擇調(diào)整和繪制，即實現(xiàn)對基于FPGA的下位機(jī)硬件部分的控制?；贔PGA的下位機(jī)硬件部分主要包含了DDS模塊以及外圍電路部分。其工作過程如下：LabVIEW上位機(jī)負(fù)責(zé)波形的選擇和調(diào)整，當(dāng)產(chǎn)生固定波形時，LabVIEW上位機(jī)將所選擇的波形種類和頻率范圍傳輸給FPGA器件生成的NiosⅡ內(nèi)核，由NiosⅡ首先向相位累加器模塊輸出頻率控制字，相位累加器通過頻率控制字的累加輸出至波形存儲器中進(jìn)行波形尋址，將尋址到的波形輸出送入數(shù)據(jù)選通器[7-8]。NiosⅡ同時向數(shù)據(jù)選通器送出一個數(shù)據(jù)選通信號，數(shù)據(jù)選通器根據(jù)選通信號決定輸出波形的種類，然后將確定要輸出的波形數(shù)據(jù)送入幅度控制電路，幅度控制電路根據(jù)NiosⅡ送來的幅度控制數(shù)據(jù)對波形數(shù)據(jù)進(jìn)行幅值調(diào)整然后送入DAC與運放電路，經(jīng)過變換后輸出。如需產(chǎn)生任意手繪波形，則波形數(shù)據(jù)直接由NiosⅡ內(nèi)核送至數(shù)據(jù)選通器，經(jīng)選擇幅度變換和D/A轉(zhuǎn)換后輸出。

2.1 FPGA硬件電路部分整體結(jié)構(gòu)設(shè)計

系統(tǒng)硬件主要由PLL鎖相環(huán)[9]、MY CPU微控制器(Nios II)、波形數(shù)據(jù)ROM存儲器、相位累加器等核心部分以及外圍電路(包括數(shù)/模轉(zhuǎn)換、放大和通信模塊等)組成。Nios II處理器用于與上位機(jī)LabVIEW進(jìn)行通信、控制輸出選通器、寫任意波形數(shù)據(jù)至緩存器并輸出,以及調(diào)整頻率控制字、幅度控制字等；波形存儲器用于存儲正弦波、方波和三角波的波形數(shù)據(jù)；相位累加器是DDS的核心部分，由兩個模塊構(gòu)成，分別是一個移位寄存器和一個累加器；輸出選通器用于選擇將要輸出的波形信號形式（正弦波、方波、三角波或任意波形）。

配置方面采用了JATG+AS的配置方法[10],其好處是可以在調(diào)試和設(shè)計階段先用JTAG方式調(diào)試編寫的程序，待最終驗證所有的程序已經(jīng)完好無誤后，再使用AS模式把已經(jīng)修改好的程序下載寫入到配置芯片里去。此處用到了一塊EPCS4SI8N芯片對其進(jìn)行配置，配置芯片以及兩種配置連接如圖3所示。

2.2 上位機(jī)軟件設(shè)計

LabVIEW上位機(jī)主面板設(shè)計如圖4所示?？梢钥闯?，主程序面板上提供了波形選擇、頻率調(diào)節(jié)、幅度調(diào)節(jié)等功能，其中波形選擇包括了正弦波、方波和三角波以及手工波形繪制；頻率調(diào)節(jié)支持上下箭頭和手工輸入；幅度調(diào)節(jié)支持上下箭頭調(diào)節(jié)。

在波形繪制界面中，使用者可以通過鼠標(biāo)點擊在波形繪制面板上進(jìn)行手工繪制。手工繪制波形時，使用者按鼠標(biāo)左鍵不放，在面板左側(cè)的空白區(qū)域進(jìn)行繪圖，右側(cè)第一個窗口按照使用者繪制的鼠標(biāo)圖像進(jìn)行采樣取值，顯示采樣點以及采樣數(shù)據(jù)，繪制完成后點擊停止。手繪波形功能的程序框圖如圖5所示，手繪波形的過程中定義了鼠標(biāo)左鍵點擊、鼠標(biāo)移動、鼠標(biāo)松開等幾個用戶事件。

圖3 FPGA配置圖

圖4 主面板

圖5 手繪波形功能的程序框圖

3 調(diào)試及實驗結(jié)果

通過下位機(jī)輸出端連接示波器顯示產(chǎn)生的三種固定波形(正弦波、方波、三角波)和任意手繪分別如圖6～圖9所示。

圖6 正弦波

圖7 方波

圖8 三角波

圖9 任意手繪波

4 結(jié)果分析

信號源的主要指標(biāo)為頻率指標(biāo)，包括最大輸出頻率和頻率分辨率。經(jīng)過對不同狀態(tài)下不同波形的數(shù)據(jù)采集，得出表1所示的波形數(shù)據(jù)表格。

表1 設(shè)定頻率與輸出頻率

經(jīng)過表格數(shù)據(jù)計算,輸出信號的平均精度為0.004 065 76%,最大輸出頻率為5 MHz,且在信號頻率大于5 MHz后失真嚴(yán)重。

[1]陳永泰，潘志浪.基于FPGA的DDS信號源設(shè)計[J].電子元器件應(yīng)用,2007,9(9)∶45-47.

[2]黃軼程.采用虛擬儀器技術(shù)的任意波形發(fā)生器的研制[D].南京：東南大學(xué)，2005.

[3]俞一鳴，唐薇，陸曉鵬，等.Altera可編程邏輯器件的應(yīng)用與設(shè)計[M].北京：機(jī)械工業(yè)出版社，2007.

[4]王誠，吳繼華,范麗珍，等.Altera FPGA/CPLD設(shè)計(基礎(chǔ)篇)[M].北京：人民郵電出版社,2005.

[5]王偉，趙吉祥.基于FPGA+DDS的控制設(shè)計[J].國外電子元器件,2008(6)∶13-15.

[6]王呈貴，徐以濤.高分辨率DDS的FPGA設(shè)計[J].解放軍理工大學(xué)學(xué)報,2003,4(4)∶20-22.

[7]豆衛(wèi)敏.基于全數(shù)字鎖相環(huán)的時間數(shù)字轉(zhuǎn)換器的研究[D].杭州∶浙江工業(yè)大學(xué),2009.

[8]夏瀑.基于分布式算法的FIR濾波器設(shè)計及FPGA實現(xiàn)[D].大連∶大連海事大學(xué),2008.

[9]Altera.Cyclone II devise handbook[Z].2008.

[10]EDA先鋒工作室,王誠,蔡海寧,等.Altera FPGA-CPLD設(shè)計(基礎(chǔ)篇)[M].北京：人民郵電出版社,2011.