張彥鐸,鄧 超,于寶成,王春梅

(武漢工程大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院，湖北 武漢 430074)

0 引 言

隨著現(xiàn)代科學(xué)技術(shù)的發(fā)展，一些基于圖像的目標(biāo)跟蹤技術(shù)已經(jīng)成為機(jī)器視覺(jué)和圖像處理的重要研究方向之一，無(wú)論是在軍用方面還是民用方面，都有著廣泛的應(yīng)用前景.在實(shí)際使用過(guò)程中，這種圖像跟蹤系統(tǒng)對(duì)設(shè)備的可靠性、實(shí)時(shí)性和準(zhǔn)確度都有著很高的要求，而由于實(shí)際環(huán)境比較復(fù)雜，導(dǎo)致圖像中所引入的干擾、目標(biāo)運(yùn)動(dòng)軌跡以及形狀的改變都對(duì)跟蹤結(jié)果產(chǎn)生巨大的影響，因此研制一套通訊設(shè)備，使其能夠?qū)崟r(shí)的收集并分析跟蹤器反饋的目標(biāo)相關(guān)信息，進(jìn)而改進(jìn)跟蹤器中的軟件算法，提高圖像跟蹤器的跟蹤精度，變得十分重要.這樣就對(duì)通訊設(shè)備的要求比較高，如果采用普通的串口、USB等通訊方式，都存在著一定程度上的速度或者數(shù)據(jù)丟失等缺陷.本設(shè)計(jì)以外設(shè)部件互聯(lián)標(biāo)準(zhǔn)(Peripheral Component Interconnect，以下簡(jiǎn)稱：PCI)總線技術(shù)為基礎(chǔ)，使用PCI9054芯片作為橋接芯片，結(jié)合現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，以下簡(jiǎn)稱：FPGA)芯片作為邏輯控制單元，實(shí)現(xiàn)PCI總線與雙口隨機(jī)存儲(chǔ)器(Random Access Memory，以下簡(jiǎn)稱：RAM)之間的通訊，然后按照相關(guān)通訊協(xié)議讀取對(duì)應(yīng)地址單元中反饋的目標(biāo)信息，并且與目標(biāo)真實(shí)信息比較計(jì)算得到圖像跟蹤器的跟蹤精度，以此判斷跟蹤效果，進(jìn)而改進(jìn)圖像跟蹤器的跟蹤算法以提高跟蹤精度.本設(shè)計(jì)采用LabVIEW語(yǔ)言編寫上層人機(jī)交互界面.

1 系統(tǒng)硬件總體設(shè)計(jì)

本系統(tǒng)硬件部分主要由PCI9054橋接芯片單元、FPGA邏輯控制單元以及雙口RAM數(shù)據(jù)存儲(chǔ)單元共三部分組成，系統(tǒng)硬件結(jié)構(gòu)圖如圖1所示.

圖1 系統(tǒng)硬件結(jié)構(gòu)圖Fig.1 System hardware structure diagram

系統(tǒng)工作方式為：上位機(jī)通過(guò)PCI總線接口將數(shù)據(jù)傳遞給PCI9054，然后FPGA邏輯控制芯片通過(guò)控制PCI9054和雙口RAM相關(guān)引腳，將PCI9054中需要傳輸?shù)臄?shù)據(jù)傳輸?shù)诫p口RAM中.當(dāng)雙口RAM回傳其內(nèi)部存儲(chǔ)數(shù)據(jù)時(shí)，F(xiàn)PGA邏輯控制芯片也使用相同的控制方式首先將數(shù)據(jù)傳輸?shù)絇CI9054中，然后再經(jīng)過(guò)局部總線到PCI總線的轉(zhuǎn)換，將數(shù)據(jù)傳輸?shù)缴衔粰C(jī)中，完成整個(gè)傳輸過(guò)程.

PCI9054是由美國(guó)PLX公司生產(chǎn)的一種符合PCI V2.2規(guī)范的32位總線接口控制芯片.PCI9054既可作為PCI受控設(shè)備，實(shí)現(xiàn)基本的傳輸要求，也可作為PCI 總線主控設(shè)備，訪問(wèn)其它PCI總線設(shè)備.在與電腦主機(jī)相連的PCI總線端，PCI9054支持32位的數(shù)據(jù)寬度，而在本地端即PCI9054端支持8位、16位和32位共三種數(shù)據(jù)傳輸模式，并且同時(shí)支持復(fù)用和非復(fù)用兩種模式的地址數(shù)據(jù)傳輸[1].在實(shí)際使用過(guò)程中，PCI9054的數(shù)據(jù)傳輸過(guò)程比較復(fù)雜，本質(zhì)上它只是一種通用PCI接口功能芯片，因?yàn)椴煌氖褂谜哂胁煌男枨?，所以需要?duì)其寄存器配置按照需要進(jìn)行相關(guān)配置.對(duì)PCI9054的配置包括電可擦可編程只讀存儲(chǔ)器(Electrically Erasable Programmable Read-Only Memory，以下簡(jiǎn)稱： EEPROM)的初始化、局部功能寄存器的配置和PCI配置寄存器的配置.根據(jù)芯片接口手冊(cè)中給出的相關(guān)信息，選擇仙童半導(dǎo)體(Fairchild Semiconductor)公司的FM93C56作為串行配置芯片完成對(duì)PCI9054寄存器的配置.FM93C56共有八個(gè)引腳，分別為片選CS、串行時(shí)鐘SK、串行輸入DI、串行輸出DO、接地GND、空引腳NC兩個(gè)和電源引腳VCC.使用其中的CS、SK、DI和DO分別與PCI9054提供的四個(gè)管腳相連接，具體連接電路如圖2所示.

圖2 PCI9054配置電路圖Fig.2 Configuration circuit diagram of PCI9054

整個(gè)通訊過(guò)程中，F(xiàn)PGA起著協(xié)調(diào)控制整個(gè)系統(tǒng)的作用，需要通過(guò)在FPGA內(nèi)部進(jìn)行編程來(lái)對(duì)PCI9054本地總線的主要控制信號(hào)進(jìn)行邏輯控制，完成PCI9054與雙口RAM之間數(shù)據(jù)的傳輸.FPGA是在通用陣列邏輯(Generic Array Logic，以下簡(jiǎn)稱： GAL)、復(fù)雜型可編程邏輯器件(Complex Programmable Logic Device, 以下簡(jiǎn)稱：CPLD)這些可編程器件的基礎(chǔ)上更進(jìn)一步發(fā)展的產(chǎn)物，因?yàn)镕PGA中有大量基本門電路的存在，使得通過(guò)對(duì)FPGA編程來(lái)控制其他電子元器件變得簡(jiǎn)單.FPGA芯片選擇Cyclone系列中的一款，PCI9054本地總線的控制信號(hào)如表1所示[2].

依據(jù)PCI9054數(shù)據(jù)手冊(cè)，其本地總線工作模式共有三種情況，分別為M、C和J模式，其中M模式是專門為摩托羅拉設(shè)計(jì)的一種工作模式，C模式下9054芯片將PCI總線的地址線和數(shù)據(jù)線分開使用，J模式下地址線和數(shù)據(jù)線復(fù)合使用，需要嚴(yán)格遵守PCI總線時(shí)序[3].因C模式下可以將PCI總線的地址線和數(shù)據(jù)線分開，這樣在FPGA編程中比較簡(jiǎn)單，所以在此選用C模式.PCI9054在不同工作模式下，需要通過(guò)硬件電路對(duì)其模式選擇引腳MODE1和MODE0進(jìn)行控制，查詢PCI9054數(shù)據(jù)手冊(cè)可知， MODE1為1，MODE0為0時(shí)，為系統(tǒng)保留狀態(tài)；當(dāng)MODE1為0，MODE0為1時(shí)，PCI9054工作在J模式；當(dāng)MODE1和MODE0都為1時(shí)，PCI9054工作在M模式；當(dāng)MODE1和MODEL0都為0時(shí)，PCI9054工作在C模式：所以在實(shí)際電路中，需要將MODL1和MODE0兩個(gè)引腳直接接地拉低，使其工作在C模式下.

IDT7024是美國(guó)IDT公司20世紀(jì)90年代生產(chǎn)的一種4K×16bit的高速雙端口靜態(tài)RAM，它在一個(gè)SRAM存儲(chǔ)器上擁有兩套完整并且獨(dú)立的數(shù)據(jù)線、地址線和控制芯片存儲(chǔ)的讀寫控制線，在進(jìn)行操作時(shí)，允許芯片同時(shí)對(duì)其存儲(chǔ)系統(tǒng)進(jìn)行隨機(jī)性的訪問(wèn)，可以實(shí)現(xiàn)存儲(chǔ)數(shù)據(jù)的共享[4]. IDT7024的控制信號(hào)如表2所示.

表1 PCI9054本地總線信號(hào)Table 1 Local bus signal of PCI9054

表2 IDT7024控制引腳Table 2 Control pins of IDT7024

因IDT7024為16位數(shù)據(jù)存儲(chǔ)器，而依據(jù)PCI9054的芯片手冊(cè)，當(dāng)9054的局部總線分別工作在8位、16位和32位數(shù)據(jù)時(shí)，需要對(duì)LBE[3:0]#四個(gè)引腳進(jìn)行配置.查詢可知，當(dāng)PCI9054用來(lái)傳輸8位數(shù)據(jù)時(shí)，LBE0#用來(lái)當(dāng)作地址0位，LBE1#用來(lái)當(dāng)作地址1位，LBE2#、LBE3#不使用；當(dāng)傳輸16位數(shù)據(jù)時(shí)，LBE0#為低8位數(shù)據(jù)使能位，LBE1#為地址1位，LBE2#不使用，LBE3#為高8位數(shù)據(jù)使能位；當(dāng)用于32位數(shù)據(jù)傳輸時(shí)，LBE0#為低8位數(shù)據(jù)的使能位，LBE1#為8位-15位數(shù)據(jù)的使能位，LBE2#為16位-23位數(shù)據(jù)的使能位，LBE3#為高8位數(shù)據(jù)的使能位，所以在FPGA的邏輯編程中，需要將LBE1#作為PCI9054地址線的1位來(lái)使用.PCI9054、FPGA、IDT7024三者連接圖如圖3所示

圖3 電路連接圖Fig.3 Circuit connection diagram

2 系統(tǒng)軟件總體設(shè)計(jì)

系統(tǒng)軟件部分主要由上位機(jī)測(cè)試程序和下位機(jī)邏輯控制程序兩部分組成.

2.1 上位機(jī)測(cè)試程序

人機(jī)交互界面如圖4所示，使用LabVIEW語(yǔ)言編寫測(cè)試界面，LabVIEW是一種圖形化的語(yǔ)言，常用于儀器控制和數(shù)據(jù)采集軟件[5].利用該系統(tǒng)可以實(shí)現(xiàn)以下功能：①往雙口RAM中寫入數(shù)據(jù)，并讀取相同端口所寫入數(shù)據(jù)，測(cè)試數(shù)據(jù)讀寫是否正確；②在已知存儲(chǔ)地址情況下，讀取圖像自動(dòng)跟蹤器通過(guò)雙口RAM另一端口所寫入的數(shù)據(jù).

圖4 人機(jī)交互界面Fig.4 Interactive interface

在實(shí)際使用過(guò)程中，被測(cè)圖像跟蹤器部件與雙口RAM的一端相連，當(dāng)圖像傳輸?shù)礁櫰鞯臅r(shí)候，跟蹤器將會(huì)判斷出圖像中哪個(gè)是要跟蹤的目標(biāo)，然后依據(jù)跟蹤器部件中的相應(yīng)算法判斷出目標(biāo)的位置、灰度等相關(guān)信息，并依據(jù)檢測(cè)設(shè)備與跟蹤器的通訊協(xié)議，將目標(biāo)相關(guān)信息存儲(chǔ)在雙口RAM的單元地址中，每處理一幅圖像就存儲(chǔ)一次相關(guān)信息，同時(shí)PCI9054通訊端將在雙口RAM另外一端取出固定單元地址中的內(nèi)容，并且按照協(xié)議進(jìn)行保存，當(dāng)全部圖像處理完成之后，使用跟蹤器反饋數(shù)據(jù)與真實(shí)目標(biāo)數(shù)據(jù)進(jìn)行對(duì)比分析，即可得到跟蹤器的跟蹤精度等信息.程序設(shè)計(jì)步驟如下：首先，使用底層驅(qū)動(dòng)函數(shù)連接PCI板卡，將PCI9054板卡打開，然后使用寫入雙口RAM函數(shù)，往雙口RAM固定地址中寫入數(shù)值，若進(jìn)行數(shù)據(jù)讀取，則調(diào)用讀雙口RAM函數(shù)，讀取相應(yīng)地址中的數(shù)據(jù)，最后將相關(guān)數(shù)據(jù)進(jìn)行存儲(chǔ)分析,得到圖像跟蹤器性能.人機(jī)交互程序流程圖如圖5所示.

圖5 人機(jī)交互程序流程圖Fig.5 Human-computer interaction program flowchart

2.2 下位機(jī)邏輯控制程序

下位機(jī)邏輯控制程序主要是通過(guò)在FPGA芯片內(nèi)部編程來(lái)控制PCI9054本地總線信號(hào)，使其能在相應(yīng)的時(shí)鐘周期內(nèi)完成對(duì)雙口RAM的讀或者寫.PCI9054支持單周期和突發(fā)模式的數(shù)據(jù)傳輸，本設(shè)計(jì)采用突發(fā)模式[6].設(shè)計(jì)S0-S6共7種狀態(tài)機(jī)，其中S0、S1為等待狀態(tài)，S2為單周期讀寫狀態(tài)，S3為中間空閑狀態(tài)，S4、S5為突發(fā)模式讀寫狀態(tài)，S6為數(shù)據(jù)傳輸完成狀態(tài),圖6為7種狀態(tài)機(jī)切換圖.

圖6 狀態(tài)機(jī)切換圖Fig.6 State machine switches Fig

3 試驗(yàn)結(jié)果

本檢測(cè)設(shè)備為某圖像處理系統(tǒng)性能檢測(cè)設(shè)備的一部分，該系統(tǒng)工作平臺(tái)如圖7所示.

圖7 工作平臺(tái)Fig.7 Working platform

其中檢測(cè)設(shè)備與被測(cè)件連接所用的適配器接口裝置如圖8所示.

圖8 適配器接口裝置Fig.8 Adapter interface equipment

在實(shí)際檢測(cè)過(guò)程中，使用如圖9所示的一序列圖像進(jìn)行測(cè)試，其中圖像中心黑色圓形為目標(biāo)，圖9(a)為目標(biāo)起始位置圖像，圖9(b)為目標(biāo)終止位置圖像，目標(biāo)運(yùn)動(dòng)速度為x方向6像素/幅，y方向8像素/幅，得到某次15幅圖像的跟蹤結(jié)果與實(shí)際數(shù)據(jù)對(duì)比如表3所示.

圖9 測(cè)試圖像Fig.9 Test images

幀號(hào)真實(shí)x坐標(biāo)真實(shí)y坐標(biāo)反饋x坐標(biāo)反饋y坐標(biāo)136824038024823742483782543380256386260438626438826853922723962766398280404286740428840629284102964102969416304420308104223124263161142832043032212434328436334134403364463401444634444835015452352456358

依據(jù)跟蹤器研發(fā)人員所提供的被測(cè)件跟蹤精度計(jì)算方法，設(shè)當(dāng)前第i幀圖像數(shù)的檢測(cè)結(jié)果為x(i)，真實(shí)目標(biāo)的位置為y(i)，則檢測(cè)跟蹤精度可以計(jì)算為：

式中：n為圖像總幅數(shù)，x(i)、y(i)均為二維向量.根據(jù)表3可計(jì)算得到跟蹤精度σ=7.13.在跟蹤器研發(fā)人員對(duì)被測(cè)件內(nèi)部算法作出調(diào)整后，重新測(cè)試，得到表4中修改算法后的對(duì)比數(shù)據(jù).

表4 改進(jìn)算法后的對(duì)比數(shù)據(jù)Table 4 Comparative data of the modified algorithm

根據(jù)表4可計(jì)算得到被測(cè)件內(nèi)部算法調(diào)整后的跟蹤精度σ=4.00，可見在被測(cè)件算法不同的情況下，檢測(cè)設(shè)備可以得到不同的檢測(cè)結(jié)果，達(dá)到了使用要求.

4 結(jié) 語(yǔ)

本文介紹了一種基于PCI總線技術(shù)的用來(lái)測(cè)試圖像跟蹤器性能的檢測(cè)設(shè)備的設(shè)計(jì)，檢測(cè)設(shè)備以FPGA芯片作為控制核心，采用PCI9054和雙口RAM通訊來(lái)收集圖像跟蹤器反饋的相關(guān)信息，計(jì)算出圖像跟蹤器的跟蹤精度，使用LabVIEW編寫上位機(jī)測(cè)試界面.通過(guò)實(shí)際實(shí)驗(yàn)表明，采用本文的設(shè)計(jì)，能夠有效完成被測(cè)設(shè)備數(shù)據(jù)的采集與分析.

致謝

感謝武漢工程大學(xué)智能機(jī)器人湖北省重點(diǎn)實(shí)驗(yàn)室的魯統(tǒng)偉老師在測(cè)試設(shè)備開發(fā)過(guò)程中給予的幫助與支持.

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