陳添蘭

摘要：根據(jù)運(yùn)放的結(jié)構(gòu)原理及理論指標(biāo)要求設(shè)計(jì)一個(gè)基于0.6μm CMOS運(yùn)算放大器。并采用EWB仿真軟件仿真運(yùn)放的各主要指標(biāo)。指標(biāo)包括運(yùn)放的靜/動(dòng)態(tài)仿真分析、共/差模抑制比仿真分析。最后參考設(shè)計(jì)指標(biāo)要求將仿真結(jié)果與理論計(jì)算結(jié)果相比對(duì)，設(shè)計(jì)出穩(wěn)定的運(yùn)放電路。

關(guān)鍵詞：CMOS運(yùn)放；仿真；分析

中圖分類號(hào)：TP331 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2013）08-1954-03

近幾十年來(lái)，隨著計(jì)算機(jī)科學(xué)的發(fā)展及社會(huì)便攜式移動(dòng)通訊和消費(fèi)電子產(chǎn)品的大量需求，CMOS運(yùn)放電路已成為當(dāng)代高科技研究的一個(gè)重要領(lǐng)域，并極大地推動(dòng)了計(jì)算機(jī)科學(xué)、控制技術(shù)、通訊技術(shù)等的變革。它的變革促使整個(gè)電子系統(tǒng)越來(lái)越多的采用運(yùn)放技術(shù)。運(yùn)放技術(shù)的主要優(yōu)點(diǎn)是易于集成化，是許多模擬及數(shù)?；旌闲酒到y(tǒng) （System on Chip 縮寫SoC）的一個(gè)基本電路單元。

1 CMOS運(yùn)放電路的設(shè)計(jì)

4 結(jié)束語(yǔ)

本文在仿真過(guò)程軟件均設(shè)置在默認(rèn)狀態(tài)。M1～M8的溝道長(zhǎng)均設(shè)置為0.6μm，仿真運(yùn)放電路的主要參數(shù)，并結(jié)合理論計(jì)算公式，調(diào)整M1～M8溝道寬。調(diào)整8個(gè)CMOS管溝道寬后，仿真差模增益、共模抑制比，并對(duì)仿真結(jié)果加以分析。仿真結(jié)果表明，在直流電源±7.5V的條件下，盡量的減小補(bǔ)償電容來(lái)提高差模增益使之達(dá)到66.7dB、共模抑制比達(dá)到80.2 dB、輸入失調(diào)電壓達(dá)到1mV，這些數(shù)值均符合運(yùn)放的設(shè)計(jì)指標(biāo)要求。因此，對(duì)于要求低輸入的失調(diào)電壓且穩(wěn)定的運(yùn)放電路來(lái)說(shuō)，圖1所示運(yùn)放電路可應(yīng)用于便攜式電子器（如可編程電子設(shè)備）中。

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