靳 釗，喬麗萍，王聰華，王江安，郭 晨

(1.長安大學信息工程學院，陜西 西安 710064;2.西藏民族學院信息工程學院，陜西 咸陽 712082)

責任編輯:魏雨博

隨著大規(guī)模集成電路、計算機網(wǎng)絡(luò)以及全球化商業(yè)模式的發(fā)展，射頻識別(RFID)技術(shù)得到了迅速發(fā)展，并被列為21世紀最有前途的重要產(chǎn)業(yè)和應(yīng)用技術(shù)之一。在我國正在大力推進的物聯(lián)網(wǎng)［1］建設(shè)中，RFID標簽作為信息載體，在整個物聯(lián)網(wǎng)系統(tǒng)中占據(jù)重要的地位，在物流、交通、安全等各個行業(yè)有著廣闊的應(yīng)用前景。在RFID標簽芯片的數(shù)字邏輯電路設(shè)計中，分頻器是一種重要的電路組成部分。分頻通常包含整數(shù)分頻和小數(shù)分頻，但一些電路中并不只包含一種頻率或一種占空比的時鐘，如超高頻RFID 的國 際標 準 ISO/IEC 18000—6C［2］和 EPCglobal Class1 Gen2［3］中，規(guī)定RFID標簽的反向散射頻率在40～640 kHz范圍內(nèi)變化，這就要求標簽可以根據(jù)輸入控制實時產(chǎn)生特定頻率的編碼時鐘。在一些高頻電源開關(guān)控制中也對多種占空比提出了要求。

任意數(shù)分頻電路可由模數(shù)混合方式實現(xiàn)［4］，但模數(shù)混合電路相對復雜，純數(shù)字的分頻電路得到了越來越多的應(yīng)用，本文在分析常見分頻電路的基礎(chǔ)上，通過改進與優(yōu)化，設(shè)計了一個新型通用分頻器，該分頻器支持整數(shù)和半整數(shù)分頻，且占空比全范圍可調(diào)，保證了電路時序和功能穩(wěn)定可靠。該分頻器通過FPGA硬件平臺驗證，給出了幾個特征分頻點的仿真波形，證明了設(shè)計的正確性和可行性。

1 分頻原理

1.1 整數(shù)分頻

整數(shù)分頻可分為偶數(shù)分頻和奇數(shù)分頻。偶數(shù)分頻通?？梢酝ㄟ^計數(shù)器實現(xiàn)［5］。例如要對一個源時鐘進行2K分頻，則使用一個模2K計數(shù)器即可實現(xiàn)。分頻關(guān)鍵參數(shù)如下

式中:mod_cnt為計數(shù)器模值;reverse_cnt為翻轉(zhuǎn)輸出時鐘時的計數(shù)值;duty_cycle為所得到的分頻時鐘占空比。特別地，X取K－1時翻轉(zhuǎn)輸出時鐘，如此循環(huán)即可得到占空比為50%的2K分頻時鐘。

奇數(shù)分頻的原理［6－7］和偶數(shù)分頻一致，只是計數(shù)器的模值做相應(yīng)改變。如對源時鐘做2K+1分頻，分頻關(guān)鍵參數(shù)如下

1.2 小數(shù)分頻

在小數(shù)分頻的設(shè)計中，目前廣泛采用的方法是雙模前置方式［8－9］，通過設(shè)計兩個不同分頻比的整數(shù)分頻器，控制單位時間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)，從而在總體的平均意義上獲得一個小數(shù)分頻。例如前置m次分頻系數(shù)D1分頻，n次D2分頻，則最終可以得到的分頻系數(shù)為

從小數(shù)分頻的原理可以看出，由于分頻器的分頻值在不斷交替改變，分頻后得到的信號抖動比較大。所以在對時鐘相位敏感的設(shè)計中任意小數(shù)分頻使用較少。

1.3 半整數(shù)分頻

常見的半整數(shù)分頻原理［10］如圖1。基本設(shè)計思想是:對于進行K－0.5分頻，首先進行模K的計數(shù)，在計數(shù)到K－1時，輸出時鐘置為1，下一個時鐘沿計數(shù)器恢復0值，輸出時鐘變?yōu)?。即當計數(shù)值為K－1時，輸出時鐘才為1。如果計數(shù)值K－1對應(yīng)著半個輸入時鐘周期時，將計數(shù)器值置為0，并將輸出時鐘置0，則輸出時鐘高電平時間只有半個輸入時鐘周期長度，即實現(xiàn)了K－0.5分頻時鐘。要保證這個特殊的半個周期時鐘，采用K－0.5分頻信號的2分頻信號與輸入時鐘異或，反轉(zhuǎn)輸入時鐘，將下一個觸發(fā)時刻提前半個周期，相當于扣除掉了半個輸入時鐘周期。

圖1 半整數(shù)分頻器原理圖

2 提出的通用分頻器

2.1 電路設(shè)計

從上述半整數(shù)分頻原理不難看出，clk_div2剛好是50%占空比的2 K－1分頻時鐘。進一步分析發(fā)現(xiàn)，如果在異或門上加上使能信號，當使能信號開啟時，即是上面討論的K－0.5半整數(shù)分頻電路，當使能信號關(guān)閉時，計數(shù)器跟隨輸入時鐘翻轉(zhuǎn)，不會出現(xiàn)半個周期計數(shù)值的情況，即可實現(xiàn)K整數(shù)分頻，同理在clock_div2處額外的得到了2K偶數(shù)分頻。如果模K計數(shù)器的模值和輸出波形翻轉(zhuǎn)的位置可以通過用戶輸入?yún)?shù)實時設(shè)定和改變，即分頻時鐘的分頻系數(shù)和占空比根據(jù)輸入實時改變，則電路的實用性將大大提升。

圖2 改進的通用分頻器原理圖

基于這一思路，本文對半整數(shù)分頻電路進行改進和優(yōu)化，設(shè)計了如圖2所示的通用分頻器。該分頻器有4個輸入，1個輸出。其中M為分頻系數(shù)的整數(shù)部分，理論取值為［1，∞)，本文取4位位寬為例;N為分頻系數(shù)小數(shù)部分，位寬為1，“0”表示整數(shù)分頻，“1”表示半整數(shù)分頻;H為占空比控制參數(shù)，表示分頻時鐘高電平所占原始時鐘的周期數(shù)，位寬一般和M一致，取值為［1，M+N)之間的整數(shù)。例如(M，N，K)=(4，0，2)即表示4分頻，占空比要求50%。

下面以2.5分頻為例詳細說明電路的工作原理和過程。分頻器輸入 (M，N，H)=(2，1，1)，要求分頻執(zhí)行2.5分頻，高電平占一個源時鐘周期。輸入處理電路首先對輸入?yún)?shù)進行判斷和處理，此處N為1，即要求半整數(shù)分頻，則給出使能信號開啟異或門。輸入的分頻系數(shù)為2.5，則預置變模計數(shù)器模值為M+N=3，并置最大計數(shù)值max_cnt為3－1=2。占空比要求高電平為1個源時鐘周期，將計數(shù)器分頻時鐘clk_cnt翻轉(zhuǎn)點設(shè)為H=1，當異或時鐘clk_xor上升沿采樣的計數(shù)值小于此值時，時鐘輸出高電平。clk_xor由低到高翻轉(zhuǎn)，觸發(fā)二分頻電路輸出時鐘clk_div2由低到高翻轉(zhuǎn)，由于電路自身的延遲，clk_div2的相位會比輸入源時鐘clk_in相位滯后，然后clk_div2和clk_in二者異或，在clk_in反轉(zhuǎn)同時，產(chǎn)生一個窄脈沖，由此窄脈沖下降沿控制計數(shù)器計數(shù)值加1，從而在下一個clk_xor時鐘上升沿時，采樣到計數(shù)值1，隨即翻轉(zhuǎn)clk_cnt。如此循環(huán)即可得到2.5分頻時鐘，NC－Verilog仿真波形見圖3。

圖3 2.5分頻軟件仿真波形(H=1)(截圖)

2.2 時序優(yōu)化

為了提高電路時序的可靠性，采用了下降沿計數(shù)，上升沿采樣計數(shù)值翻轉(zhuǎn)輸出時鐘，以保證采樣時有足夠的建立保持時間。

其次關(guān)于圖3中clk_xor的窄脈沖，由波形可以看出在半整數(shù)分頻時，時鐘異或出現(xiàn)的窄脈沖的主要功能是上升沿采樣計數(shù)值，下降沿將計數(shù)值遞增，目的是保證在下一個時鐘上升沿來時，能正確采樣到新計數(shù)值而決定輸出時鐘是否翻轉(zhuǎn)。可以看出理論上只要小脈沖下降沿處在半個源時鐘周期內(nèi)，就能保證電路功能。所以為了進一步保證電路功能，規(guī)避此小脈沖可能受到干擾后對電路功能帶來影響，將二分頻電路的輸出經(jīng)過一定的延遲，再送入異或門運算，如圖2中的延遲單元BUF。具體延遲值根據(jù)源時鐘脈沖大小而定。這樣處理后，電路時序更加穩(wěn)定可靠，健壯性更強。

2.3 占空比調(diào)整

分頻器的輸入H為占空比調(diào)整參數(shù)，H的值控制輸出時鐘不同的相位翻轉(zhuǎn)時刻，可實現(xiàn)不同的分頻占空比。同樣以上述2.5分頻為例，將分頻器占空比調(diào)整參數(shù)H由1改到2，即要求分頻時鐘高電平占兩個源時鐘周期，仿真波形見圖4。

圖4 2.5分頻軟件仿真波形(H=2)(截圖)

不難發(fā)現(xiàn)圖3、圖4中，clk_cnt高電平都比預設(shè)值少了半個周期，并非和所設(shè)H參數(shù)一致。對于占空比調(diào)整參數(shù)H，需要補充的是:對于偶數(shù)分頻H的值即準確反映高電平的周期數(shù)，而對于奇數(shù)和半整數(shù)分頻H－0.5才是高電平的周期數(shù)，這分別和半整數(shù)分頻中的脈沖扣除，奇數(shù)分頻的占空比調(diào)整有關(guān)。特別地，當取得H≥(M+N)/2的第一個整數(shù)時，對于整數(shù)分頻，占空比為50%;對于半整數(shù)分頻，不能做到完全的50%，高電平與低電平相差半個周期。這存在一個規(guī)律:1)若是M為偶數(shù)的半整數(shù)分頻，則高電平比低電平多半個周期，占空比≥50%;2)若是M為奇數(shù)的半整數(shù)分頻，則高電平比低電平少半個周期，占空比≤50%;3)當整數(shù)部分越大時，占空比越趨近于50%。具體波形可參見下一節(jié)FPGA硬件驗證結(jié)果。

另外，H參數(shù)取值為［1，M+N)之間的所有整數(shù)。且隨著M+N的增大，H的取值也會越多，對應(yīng)的占空比調(diào)整步長也越小，所以理論上本分頻器的占空比調(diào)整跨越了幾乎整個M+N分頻系數(shù)下合法占空比的取值范圍。

3 FPGA仿真實現(xiàn)及驗證

提出的分頻器電路由Verilog HDL語言實現(xiàn)，順利通過NC－Verilog軟件仿真后，采用Xinlinx公司的ISE開發(fā)環(huán)境綜合并下載到SPARTAN XC3S250E芯片上，通過ISE軟件內(nèi)嵌的邏輯分析儀ChipScope軟件進行仿真驗證。FPGA綜合資源利用情況如表1所示。表1的7個寄存器中，有4個是被4位寬的計數(shù)器所占用，這是由用戶可輸入的分頻控制參數(shù)M的位寬所決定的，而其余電路控制結(jié)構(gòu)只使用了3個寄存器，可以看出整個電路占用資源很少。

表1 FPGA綜合利用情況

本文分頻系數(shù)M位寬為4，N位寬為1，所以選取了從1～15.5的多個具有代表性的分頻系數(shù)和占空比參數(shù)進行測試。仿真結(jié)果表明電路功能和設(shè)計功能一致。另外分頻系數(shù)越大，可選擇的占空比調(diào)整范圍越寬，如果在時鐘輸出端再加入一級反相器，則可能獲得更多的占空比選擇。例如5分頻占空比為10%，30%，50%，70%，經(jīng)過反相可以增加占空比為90%的選擇。圖5給出了部分分頻系數(shù)下的FPGA測試波形，圖中可以看出不同占空比效果。其中占空比的值為一個輸出時鐘周期內(nèi)高電平所占輸入時鐘周期數(shù)和低電平所占時鐘周期數(shù)的比值，圖中以小數(shù)表示。如1.5分頻中，一個clk_out周期高電平對應(yīng)0.5個clk_in周期，低電平對應(yīng)1個clk_in周期，所以占空比為0.5/1.5=33.3%。

圖5 FPGA硬件測試波形(截圖)

4 小結(jié)

本文提出一種基于半整數(shù)分頻電路改進的通用分頻器設(shè)計，能根據(jù)用戶輸入分頻系數(shù)和占空比參數(shù)實時產(chǎn)生相應(yīng)的分頻時鐘。電路支持整數(shù)分頻和半整數(shù)分頻，支持50%占空比，占空比全范圍可調(diào)。對該電路時序上的處理優(yōu)化，確保了電路時序可靠，功能穩(wěn)定，并且電路結(jié)構(gòu)簡單，占用資源極少，具有很強的通用性和可移植性。

［1］游曉黔，周韞藝.可信物聯(lián)網(wǎng)的研究［J］.電視技術(shù)，2012，36(14):24－27.

［2］IS0/IEC18000—6，Radio Frequency for Item Management Part 6:Parameters for Air Interface Communications at 860 MHz to 960 MHz［S］.2006.

［3］EPC radio－frequency identify protocols Class 1 Generation2 UHF RFID tag:Protocol for communications at 860 Mhz－960Mhz［EB/OL］.［2012－10－30］.http://www.epcglobalinc.org/home.

［4］KRISHNAPURA N，KINGET P.A 5.3 GHz programmable divider for HiPerLAN in 0.25μm CMOS［J］.IEEE J.Solid－State Circuits，2000，35(7):1019－1024.

［5］郭桂良，趙興.一種新型小數(shù)/整數(shù)分頻器［J］.微電子學，2008，38(3):420－423.

［6］高清運，李學初.CMOS高性能奇數(shù)分頻器的設(shè)計［J］.電子學報，2004，32(5):869－870.

［7］TIAN Hongli，SHI Shuo，ZHANG Jun.Controllable arbitrary integer frequency divider based on VHDL［C］//Proc.International Joint Conference on Artificial Intelligence，2009.［S.l.］:IEEE Press，2009:691－694.

［8］曾健平，謝海情，晏敏，等.高性能雙模前置分頻器設(shè)計［J］.半導體技術(shù)，2007，32(1):65－67.

［9］何小虎，胡慶生，肖潔.0.18 μm CMOS PLL頻率綜合器中可編程分頻器的設(shè)計與實現(xiàn)［J］.微電子學與計算機，2007，24(5):61－65.

［10］白雪皎.基于CPLD半整數(shù)分頻器的設(shè)計［J］.長春大學學報，2006，16(1):13－15.