分頻器
- 采用反饋時鐘檢測的鎖相環(huán)校準(zhǔn)電路設(shè)計
/2，同時將預(yù)分頻器（DIVP）和反饋分頻器（DIVN）設(shè)置為固定分頻比，根據(jù)輸入的頻率檢測結(jié)果和幅度檢測結(jié)果，F(xiàn)SM向VCO輸出6 bit幅度調(diào)節(jié)控制字和7 bit頻率調(diào)節(jié)控制字，圖中fREF為參考時鐘輸入頻率，fVCO為VCO輸出頻率。圖1 VCO自動幅度、頻率校準(zhǔn)電路結(jié)構(gòu)目標(biāo)VCO的頻率范圍為2.7～3.1 GHz，由于Vtune受限于電源電壓，為實現(xiàn)寬調(diào)諧范圍，需要壓控增益KVCO值很大，這就需要可變電容的C-V曲線非常陡峭，從而導(dǎo)致可變電容調(diào)頻-
電子與封裝 2022年10期2022-10-29
- 一種超寬帶頻率綜合器電路的設(shè)計與實現(xiàn)
UXD20P 分頻器等器件均為進口芯片，無法實現(xiàn)自主可控。在當(dāng)下日趨緊張的國際環(huán)境中，芯片供應(yīng)問題已經(jīng)成為遏制大多數(shù)產(chǎn)業(yè)發(fā)展的關(guān)鍵因素，一款完全自主可控的芯片就顯得尤為重要。本文設(shè)計了一種低噪聲、超寬帶、全集成可重構(gòu)的高性能頻率綜合器電路，覆蓋了25 MHz～12 GHz 的超寬帶頻率，更有利于超寬帶射頻收發(fā)電路的實現(xiàn)和應(yīng)用，滿足了諸多無線電通信電路結(jié)構(gòu)的應(yīng)用需求。2 整體結(jié)構(gòu)該正交輸出、全集成可重構(gòu)的頻率綜合器電路主要包括兩部分：頻率綜合器部分鎖相環(huán)（P
電子與封裝 2022年7期2022-08-01
- 高頻、低相噪、雙模分頻器設(shè)計
在系統(tǒng)中會利用分頻器將高的工作頻率分頻為低頻信號，因此分頻器的最高工作頻率以及分頻器的附加相位噪聲成為分頻器的關(guān)鍵指標(biāo)。1 2/3分頻器電路架構(gòu)2/3分頻器是一種常用的雙模分頻器，本文主要針對基本的2/3分頻器進行分析[1]。2/3分頻器門級的電路拓撲如圖1所示。圖1 2/3分頻器門級的電路拓撲從電路拓撲中可以看出，該分頻器電路包括4個鎖存器和3個邏輯門。其中fin為輸入時鐘信號，foutn為輸出信號，Modin和Pi為分頻比控制信號，Modout為模式輸
通信電源技術(shù) 2022年4期2022-07-08
- 基于電流模邏輯的寬頻帶二分頻器設(shè)計
重要組成部分，分頻器廣泛應(yīng)用于鎖相環(huán)頻率綜合器的反饋回路，其作用是對壓控振蕩器(Voltage-Controlled Oscillator，VCO)輸出的高頻信號進行降頻、拓寬頻率輸出范圍且輸出正交信號[2-3]。近年來，隨著不同應(yīng)用環(huán)境的出現(xiàn)及新的無線標(biāo)準(zhǔn)的提出，對鎖相環(huán)頻率綜合器的工作頻率范圍提出了更高的要求，相應(yīng)的對能夠?qū)崿F(xiàn)寬頻率覆蓋范圍的頻率綜合器芯片的需求也越來越迫切。分頻器電路直接決定了頻率源的輸出頻段，如何提高分頻器的頻率覆蓋范圍成了目前研究
電子元件與材料 2022年3期2022-04-01
- 應(yīng)用于有源相控陣的鎖相環(huán)分頻器設(shè)計
的本地振蕩器。分頻器作為PLL系統(tǒng)中功耗最大的模塊,本文進行了特殊設(shè)計,以降低分頻器鏈的功耗,并完成了分頻器鏈的版圖設(shè)計。1 PLL環(huán)路設(shè)計在電荷泵PLL電路[5]中,鑒頻鑒相器(phase frequency detector,PFD)通過對比參考信號和分頻器輸出信號的頻率相位差,使電荷泵(charge pump,CP)上拉或者下拉,經(jīng)過環(huán)路濾波器(loop filter,LF)給壓控振蕩器(voltage controlled oscillator,V
- 一種應(yīng)用于高速鎖相環(huán)的寬鎖定范圍注入鎖定分頻器
300072)分頻器是毫米波鎖相環(huán)電路中的核心模塊之一，常用于壓控振蕩器輸出信號的分頻，可與參考信號比較完成鎖相，最終使鎖相環(huán)電路產(chǎn)生穩(wěn)定的本振信號[1]。相較于電流模邏輯靜態(tài)分頻器與密勒分頻器，注入鎖定分頻器具有工作頻率高、功耗低的優(yōu)勢，更適于作為鎖相環(huán)系統(tǒng)中的第一級分頻器[2]。為了避免工藝偏差造成的影響，并滿足毫米波通信系統(tǒng)對寬帶或多帶工作的需求，注入鎖定分頻器應(yīng)在保證功耗較低、面積較小的同時，達到更寬的鎖定范圍[3]。目前，已有多種擴展鎖定范圍的技
重慶大學(xué)學(xué)報 2021年11期2021-12-21
- 一種集成4/5 和8/9 的異步預(yù)分頻器設(shè)計
。在鎖相環(huán)中,分頻器和壓控振蕩器是核心模塊,分頻器位于鎖相環(huán)反饋支路上,直接接收來自壓控振蕩器的信號,工作在頻率綜合器中的最高頻率,其工作速度、工作頻率和功耗決定了整個頻率綜合器的性能[3]。因此,研究和設(shè)計一種高頻率、低功耗、面積小的雙模預(yù)分頻器有著重要的意義和價值[4]。雙模預(yù)分頻器以D 觸發(fā)器為基本組成單元,近年來為了提高D 觸發(fā)器的性能,不斷涌現(xiàn)出各種類型的觸發(fā)器電路結(jié)構(gòu)。文獻[4]采用MOS 電流模邏輯電路,設(shè)計了一個二分頻器和一個四分頻器,其中
電子元件與材料 2021年11期2021-12-07
- 一種分頻降噪技術(shù)研究
，微波振蕩器和分頻器是關(guān)鍵部分。受技術(shù)、材料、環(huán)境等各方面的制約，相位噪聲的優(yōu)化速度較漫長。而對于梳狀譜發(fā)生器或者可再生分頻器的研究相當(dāng)于是另辟蹊徑，打開低噪的另一扇門。1 分頻技術(shù)的原理圖1 是再生式分頻器原理框圖，混頻器本振fin、射頻fin/2，中頻輸出fin/2和3fin/2。帶通濾波器對fin/2信號導(dǎo)通，放大器對fin/2信號放大，帶阻濾波器對3fin/2信號截止。調(diào)整移相器可改變環(huán)路相位條件；另外還有功分器一路輸出一路反饋。當(dāng)環(huán)路增益和相位滿
科學(xué)與信息化 2021年22期2021-09-02
- 北斗三號射頻芯片中Σ-Δ調(diào)制器電路設(shè)計
相環(huán)反饋部分的分頻器影響，而小數(shù)分頻器的使用，會出現(xiàn)小數(shù)雜散，降低電路性能。所以，本文研究設(shè)計加入Σ-Δ調(diào)制器，以解決小數(shù)雜散，但加入調(diào)制器后，不僅會產(chǎn)生結(jié)構(gòu)寄生，還會使調(diào)制器的輸出頻譜噪聲變高，因此有必要設(shè)計加入成型處理的抖動電路，解決調(diào)制器產(chǎn)生的結(jié)構(gòu)寄生及輸出頻譜噪聲變高的問題。1 小數(shù)分頻器原理1.1 鎖相環(huán)基本原理傳統(tǒng)鎖相環(huán)是由鑒頻鑒相器（phase frequency detector,PFD）、電荷泵（charge pump,CP）、環(huán)路濾波器
導(dǎo)航定位學(xué)報 2021年3期2021-06-19
- 激光測距儀激光發(fā)射及回波接收系統(tǒng)設(shè)計
包括了鎖相環(huán)、分頻器、信號整形與放大電路、弱信號檢測濾波與放大電路、混頻器等方面的設(shè)計。關(guān)鍵詞： 激光測距;相位;鎖相環(huán);混頻器;分頻器。一、激光發(fā)射部分設(shè)計激光發(fā)射部分，包括激光器、激光調(diào)制信號（1.5MHz 和 15MHz 兩路信號）的產(chǎn)生、激光信號的產(chǎn)生和調(diào)制發(fā)射部分三個模塊。1.激光器的選擇本系統(tǒng)采用的激光源選用半導(dǎo)體激光器HLD980。雖然半導(dǎo)體激光器光束發(fā)散角較大，輸出功率不高，但它具有體積小、壽命長、響應(yīng)速度快、功耗最低、使用最方便的一種激光
中國應(yīng)急管理科學(xué) 2021年9期2021-03-16
- 基于100 MHz 晶體振蕩器的再生二分頻低相位噪聲點頻源研究*
模擬方式實現(xiàn)的分頻器電路鮮有報導(dǎo)，Driscoll 給出了一種基于變?nèi)荻O管結(jié)構(gòu)的參量二分頻器電路[11]，將40 MHz 的信號分頻到20 MHz，這種電路對信號的噪底惡化比較嚴(yán)重。數(shù)字式分頻往往受限于器件的噪底，比如基于數(shù)字邏輯器件，D 觸發(fā)器構(gòu)成的二分頻電路，其噪底只有-160 dBc 左右[13-14]。因此，為了解決上述問題，本文提出一種基于再生模擬分頻技術(shù)的低相噪低頻信號產(chǎn)生方法。1 相位噪聲模型1.1 晶體振蕩器的相位噪聲模型晶體振蕩器可以看
電子器件 2021年6期2021-03-11
- 基于相位內(nèi)插的小數(shù)分頻器
法通過改變整數(shù)分頻器瞬時分頻模，求平均得到平均分頻比的小數(shù)分頻器，不僅增大量化噪聲，而且需額外增加校準(zhǔn)電路[3]。基于相位內(nèi)插的小數(shù)分頻器則不同，能通過改變整數(shù)分頻器的輸入信號相位直接實現(xiàn)小數(shù)分頻。若相位內(nèi)插器為Nbit，抖動僅在整數(shù)的1/2N之間施加，產(chǎn)生的量化噪聲功率比傳統(tǒng)方案低，通過增加N的比特數(shù)能實現(xiàn)更高的移相精度和更小的帶內(nèi)相位噪聲[4]。現(xiàn)有的移相器設(shè)計精度最高為7 bit，進一步提高精度則會增加電路設(shè)計的復(fù)雜度、惡化線性度等[5]。為此，本文
杭州電子科技大學(xué)學(xué)報(自然科學(xué)版) 2020年4期2020-09-18
- 關(guān)于通信電子線路中EDA技術(shù)的運用
子線路方面，在分頻器設(shè)計方面都有著比較廣泛的應(yīng)用。EDA技術(shù)的出現(xiàn)時間較短，但是毋庸置疑，在未來科技的發(fā)展過程中，EDA技術(shù)將會占據(jù)很重要的地位，因為計算機已經(jīng)成為當(dāng)今世界的主流，在我們生活中的各行各業(yè)都必須使用計算機。但是隨著計算機的發(fā)展，EDA技術(shù)肯定會得到改善和提高，因為計算機的發(fā)展離不開EDA技術(shù)的發(fā)展，EDA技術(shù)可以有效地促進計算機的發(fā)展。。計算機的發(fā)展也可以促進EDA技術(shù)的發(fā)展，使EDA技術(shù)的發(fā)展不受限制，EDA技術(shù)和計算機技術(shù)相互發(fā)展，成為未
數(shù)碼世界 2019年3期2019-12-02
- 一種面向高精度鎖相環(huán)的小數(shù)分頻器設(shè)計*
對偶式的2/3分頻器搭建可以實現(xiàn)等占空比的多模可編程分頻器，來實現(xiàn)2～2-1的任意整數(shù)分頻，再通過改進的MASH2-1-1的∑-△調(diào)制器實現(xiàn)信號更高精度的小數(shù)分頻的輸出，此外在∑-△調(diào)制器的設(shè)計上本文還利用偽隨機序列發(fā)生器，在保證精度的情況下給∑-△調(diào)制器加上一定的抖動，從而優(yōu)化整體電路的噪聲搬移性能。關(guān)鍵詞：小數(shù)分頻器;多模分頻器;MASH 2-1-1結(jié)構(gòu)∑-△調(diào)制器;偽隨機序列發(fā)生器中圖分類號：TN772文獻標(biāo)志碼：A1小數(shù)分頻器的電路結(jié)構(gòu)1.1整體結(jié)
甘肅科技縱橫 2019年12期2019-09-10
- 應(yīng)用Verilog HDL設(shè)計等占空比奇數(shù)分頻器
，經(jīng)常需要使用分頻器對某個給定頻率的時鐘信號進行分頻操作，得到所需頻率的時鐘信號。根據(jù)設(shè)計需要，會遇到偶數(shù)分頻、奇數(shù)分頻等。在某些設(shè)計中，系統(tǒng)不僅對頻率有要求，而且對占空比也有嚴(yán)格的要求[1]。對于偶數(shù)分頻器及非等占空比的奇數(shù)分頻器，實現(xiàn)較為簡單，但對等占空比的奇數(shù)分頻器的實現(xiàn)較為困難[2]，這是因為計數(shù)器為奇數(shù)，前半個和后半個周期所包含的不是整數(shù)個輸入時鐘脈沖的周期[3]。本文以等占空比的七分頻器的設(shè)計為例，使用Verilog HDL（Hardware
安慶師范大學(xué)學(xué)報(自然科學(xué)版) 2018年4期2018-12-28
- 基于MOS電流模邏輯的4/5雙模前置分頻器設(shè)計
頻率綜合器中，分頻器位于反饋回路上，其工作速度決定了鎖相環(huán)輸出時鐘信號的最高頻率[3]，其功耗是整個鎖相環(huán)功耗的來源之一。為了滿足高頻通信的要求，提高雙模前置分頻器的速度以及降低功耗成為首要問題。因此，研究和設(shè)計一個高速、低功耗、低相位噪聲的雙模前置分頻器，對鎖相環(huán)頻率綜合器及其功能的實現(xiàn)有著重要的意義和價值[4-5]。雙模前置分頻器以D觸發(fā)器為基本單元。近年來，為了D觸發(fā)器的性能，出現(xiàn)過許多不同類型結(jié)構(gòu)的D觸發(fā)器，每種結(jié)構(gòu)都有各自的優(yōu)缺點。本文采用MOS
電子科技 2018年5期2018-05-23
- 試論無線通信用頻率合成器的研究與設(shè)計
入相應(yīng)的可編程分頻器實現(xiàn)的，這種合成器所產(chǎn)生的頻率信號無論是在精度上還是在穩(wěn)定度上，與基準(zhǔn)信號都是相同的。頻率合成器由很多種類型，大體上可以分為三種類型，分為整數(shù)、小數(shù)、多環(huán)三種類型的頻率合成器。這里主要介紹整數(shù)頻率合成器，這種頻率合成器在環(huán)路進行鎖定時，鑒相器產(chǎn)生的兩種輸入信號其頻率是相等的，可以通過公式fout=Nfref來表示，公式中的N表示的是參考頻率的倍數(shù)，要想使輸出信號的頻率得到改變，可以通過改變N值的方式便可以實現(xiàn)。2.1.2 小數(shù)頻率合成器
數(shù)字通信世界 2018年10期2018-03-21
- 家用音響中二階三分頻功率分頻器的設(shè)計與制作
二階三分頻功率分頻器的設(shè)計與制作楊世明 肖韓鳳 重慶水利電力職業(yè)技術(shù)學(xué)院音箱分頻器在音響系統(tǒng)中有著重要的作用，由于分頻器放置于音箱的箱體中，很多生產(chǎn)廠家為了節(jié)約成本，往往不注重分頻器的品質(zhì)，由此形成制約音響系統(tǒng)的瓶頸，針對這種情況，本文探討了如何自制分頻器來替換原本不是很滿意的產(chǎn)品。分頻器 參數(shù) 確定 制作在家用音響系統(tǒng)中，要想還原出清晰、逼真、令人陶醉的聲音，在選擇音響器材時，從音源，連線、功放一直到音箱都要精挑細選，合理搭配，即使這樣，有時買回的音響還
數(shù)碼世界 2017年12期2018-01-03
- 三分頻音箱的研制
論是哪種音箱，分頻器都是它們的核心。我們小組研制的三分頻音箱則是以三分頻分頻器為核心的音箱，它能夠?qū)⒁纛l分為高音、中音和低音，從而幫助我們更為清晰、直觀的欣賞音樂?！娟P(guān)鍵詞】音箱 揚聲器 分頻器現(xiàn)在市面上有著各種各樣的音箱，無論是家里還是辦公室，三分頻音箱都能夠讓消費者更愉快、更方便、更真實的欣賞和享受音樂。1 音箱的分類1.1 按用途分有源音箱、落地式音箱、書架式音箱、環(huán)繞音箱、監(jiān)聽音箱。1.2 按工作頻率分超低音音箱、多分頻音箱、2分頻音箱、3分頻音箱
電子技術(shù)與軟件工程 2017年12期2017-07-05
- 二分頻音箱的設(shè)計制作
們生活中常見的分頻器了，在這里我們就利用兩分頻器的工作原理來制作兩分頻的音響。【關(guān)鍵詞】揚聲器 二分頻器1 音響的基本組成1.1 設(shè)計所需要的材料產(chǎn)品制作的材料來自于電子廠家，共五件，喇叭3寸低音喇叭與2寸高音喇叭、分頻器、箱體、接線盒、音響倒箱管等都是所需元器件。1.2 箱體的介紹及其作用1.2.1 箱體介紹箱體就是音響的整個外觀以及音響的框架，良好的結(jié)構(gòu)外觀有這幾種，它們是書架式、落地式、垂直和水平。而盒體的內(nèi)部結(jié)構(gòu)又分為密閉式、倒相、帶通、空紙盆式、
電子技術(shù)與軟件工程 2017年12期2017-07-05
- 一種利用數(shù)字微波分頻器實現(xiàn)分?jǐn)?shù)倍頻的方法
種利用數(shù)字微波分頻器實現(xiàn)分?jǐn)?shù)倍頻的方法貴州航天計量測試技術(shù)研究所 許友坤 杜 勇頻率合成技術(shù)中常需要對輸入信號進行分?jǐn)?shù)倍頻。本文提供了一種利用數(shù)字微波分頻器實現(xiàn)對輸入信號分?jǐn)?shù)倍頻的方法，相比于傳統(tǒng)的設(shè)計方法，該方法更為簡潔，不僅減少了元器件的使用量，降低了功耗，而且使電路更加小型化。該技術(shù)在相關(guān)產(chǎn)品設(shè)計中已得到了應(yīng)用，在低功耗、小型化頻率合成產(chǎn)品中具有較高的實用價值。頻率合成；分?jǐn)?shù)倍頻；數(shù)字微波分頻器一、引言頻率合成器被稱為電子系統(tǒng)的“心臟”[1]，廣泛應(yīng)
電子世界 2017年11期2017-06-29
- 基于GaAs HBT工藝的動態(tài)分頻器的研究與設(shè)計
BT工藝的動態(tài)分頻器的研究與設(shè)計梁方建1，閆廣濤1，盧 震2（1.國網(wǎng)商丘供電公司 河南 商丘476000；2.天津大學(xué) 天津300072）針對靜態(tài)分頻器工作頻率越高功耗越大的問題，本文采用GaAs HBT工藝研究設(shè)計了高性能動態(tài)分頻器。通過對動態(tài)分頻器結(jié)構(gòu)進行研究，采用有源負載代替?zhèn)鹘y(tǒng)的電阻負載，提高了分頻器工作的頻率。同時對動態(tài)分頻器進行電路設(shè)計，并對其進行仿真，得出其分頻范圍為9～15 GHz，具有良好的輸入靈活度，功耗僅為130.26mW，滿足設(shè)計
電子設(shè)計工程 2017年9期2017-05-13
- 一種SATA III的Sigma-Delta小數(shù)分頻擴頻時鐘產(chǎn)生器設(shè)計
生器克服了整數(shù)分頻器擴頻時鐘產(chǎn)生器的缺點，較好地滿足了SATA III的要求。擴頻時鐘產(chǎn)生器；Sigma-Delta；SATA III；小數(shù)分頻0 引言近年來，隨著芯片的工作速度越來越快，數(shù)據(jù)率也達到了Gbits/s，由此造成了信號路徑中的電壓和電流的高次諧波引入的電磁干擾問題愈發(fā)嚴(yán)重。作為高速接口電路中的主要的噪聲源，必須采取各種方法降低電磁干擾。傳統(tǒng)的方法主要是通過切斷或者減小電磁干擾的輻射量，但是這種方法高昂的成本不適合深亞微米電路。基于頻率調(diào)制技術(shù)
無線電工程 2017年1期2017-02-23
- 一種基于Verilog代碼的任意分?jǐn)?shù)分頻器的設(shè)計*
代碼的任意分?jǐn)?shù)分頻器的設(shè)計*任青蓮1，李東紅1，2(1.太原科技大學(xué) 電子信息工程學(xué)院，山西 太原 030024；2.太原科技大學(xué) 華科學(xué)院，山西 太原 030024)分頻器是數(shù)字系統(tǒng)設(shè)計中最常見的單元電路,對高穩(wěn)定和準(zhǔn)確的基準(zhǔn)時鐘源進行不同倍數(shù)的分頻，以得到同樣穩(wěn)定和準(zhǔn)確的信號，為各模塊提供所需的時鐘頻率。介紹了一種分?jǐn)?shù)分頻器的實現(xiàn)方法，該分頻器能對時鐘源信號進行任意分?jǐn)?shù)或小數(shù)倍分頻，給出了該方法的設(shè)計原理及實現(xiàn)的Verilog代碼，并利用Quartus
山西電子技術(shù) 2016年5期2016-11-30
- 基于FPGA的分頻器的設(shè)計與實現(xiàn)
基于FPGA的分頻器的設(shè)計與實現(xiàn)周慶芳（曲靖師范學(xué)院教育技術(shù)研究所，云南曲靖 655011）摘要：在數(shù)字邏輯電路設(shè)計中，分頻器通常用來對某個給定頻率進行分頻，以得到所需的頻率。整數(shù)分頻器的實現(xiàn)采用標(biāo)準(zhǔn)的計數(shù)器，也可采用可編程邏輯器件實現(xiàn)。有時，時鐘源與所需的頻率不成整數(shù)倍關(guān)系可采用小數(shù)分頻器進行分頻。本文在模擬設(shè)計頻率計脈沖信號時，使用半整數(shù)分頻器設(shè)計電路，且利用VHDL硬件描述語言和原理圖輸入方式，通過Quartus II以及EPM240T100C5型F
學(xué)周刊 2016年25期2016-07-20
- 用于GSM接收機的可編程分頻器設(shè)計
接收機的可編程分頻器設(shè)計陳勖1， 房麗娜1， 何春舅2（1. 深圳信息職業(yè)技術(shù)學(xué)院軟件學(xué)院，廣東 深圳 518172； 2. 北京大學(xué)深圳研究生院信息工程學(xué)院，廣東 深圳 518055）摘 要：可編程分頻器是鎖相環(huán)頻率合成器中常見的電路之一。本文介紹了一種應(yīng)用于GSM接收機頻率合成器中的可編程分頻器。整個電路由基于改進的單真相結(jié)構(gòu)實現(xiàn)的4/5雙模預(yù)分頻電路和基于靜態(tài)邏輯單元實現(xiàn)的可編程低速分頻器組成，有效地降低了電路功耗，同時采用Σ-Δ調(diào)制技術(shù)來消除小數(shù)雜
深圳信息職業(yè)技術(shù)學(xué)院學(xué)報 2016年1期2016-07-09
- 基于FPGA的分頻器的設(shè)計與實現(xiàn)
輯電路設(shè)計中，分頻器通常用來對某個給定頻率進行分頻，以得到所需的頻率。整數(shù)分頻器的實現(xiàn)采用標(biāo)準(zhǔn)的計數(shù)器，也可采用可編程邏輯器件實現(xiàn)。有時，時鐘源與所需的頻率不成整數(shù)倍關(guān)系可采用小數(shù)分頻器進行分頻。本文在模擬設(shè)計頻率計脈沖信號時，使用半整數(shù)分頻器設(shè)計電路，且利用VHDL硬件描述語言和原理圖輸入方式，通過Quartus II以及EPM240T100C5型FPGA方便地完成了半整數(shù)分頻器電路的設(shè)計。關(guān)鍵詞：FPGA；QUARTUSⅡ；VHDL語言；分頻器中圖分類
學(xué)周刊 2016年9期2016-06-12
- 一種實用數(shù)字頻率計的實現(xiàn)方法
換；高頻電源；分頻器一、原理分析本文的基本思想是將被測脈沖信號轉(zhuǎn)換為電壓信號，找到頻率與電壓間的線性關(guān)系，最后通過測量電壓來實現(xiàn)測量頻率的目的。在選擇頻率電壓轉(zhuǎn)換芯片（VFC）時發(fā)現(xiàn)，工作頻率超過200kHz的頻率電壓轉(zhuǎn)換芯片，如VFC320、AD650等，其內(nèi)部集成的功能多，精度高，但成本也相對較高。本文選擇成本較低的LM331芯片配合雙D觸發(fā)器來設(shè)計，其原理框圖見圖1所示。由于LM331的工作頻率只能達到100kHz，需要先對被測信號（最高頻率200k
海峽科技與產(chǎn)業(yè) 2016年4期2016-04-17
- 一種用于高速鎖相環(huán)的整數(shù)分頻器設(shè)計
芯片中［1］。分頻器是高速、寬帶、低功耗倍頻鎖相環(huán)的關(guān)鍵模塊，其工作速度決定了倍頻鎖相環(huán)輸出時鐘信號的最高頻率［2］。寬輸入/輸出頻率范圍的鎖相環(huán)需要寬分頻比的高速可編程分頻器［3］。隨著CMOS深亞微米技術(shù)的發(fā)展，邏輯門的延遲越來越短，分頻器可采用全數(shù)字邏輯門電路來實現(xiàn)，數(shù)字邏輯門僅在信號翻轉(zhuǎn)期間才消耗一定的功耗。文獻［4～5］采用真單相時鐘(True Single Phase Clock，TSPC)結(jié)構(gòu)進行分頻，提高了分頻器的工作頻率，但采用TSPC結(jié)
電子科技 2015年6期2015-12-18
- 任意數(shù)值分頻器的FPGA實現(xiàn)
格的要求。整數(shù)分頻器的實現(xiàn)比較簡單，可以采用標(biāo)準(zhǔn)的計數(shù)器或可編程邏輯器件得以設(shè)計實現(xiàn)。但0.5倍整數(shù)分頻和等占空比的奇數(shù)分頻實現(xiàn)起來就比較困難 ，小數(shù)分頻和分?jǐn)?shù)分頻就更加困難難[2]。計數(shù)器構(gòu)成的分頻器，大多只能實現(xiàn)整數(shù)分頻，或者只能實現(xiàn)半整數(shù)分頻和奇數(shù)分頻。而實現(xiàn)小數(shù)分頻的多數(shù)是專用分頻器，針對這一問題，本人首先設(shè)計了各種數(shù)值的分頻器，然后增加一個控制模塊，用撥碼開關(guān)選擇分頻類型，即由撥碼的二進制數(shù)確定是偶數(shù)分頻、奇數(shù)分頻、小數(shù)分頻還是分?jǐn)?shù)分頻。各種數(shù)值
電子設(shè)計工程 2015年22期2015-08-10
- 任意分頻器的DDS實現(xiàn)方法
合成技術(shù)的任意分頻器，實現(xiàn)頻率準(zhǔn)確率高，占寬比準(zhǔn)確的多個標(biāo)準(zhǔn)頻率源同時產(chǎn)生的新技術(shù)。2 傳統(tǒng)分頻器原理2.1 傳統(tǒng)分頻基本原理所謂分頻，就是把一個晶振或參考源信號的頻率變成成倍數(shù)地低于輸入頻率的輸出信號，如圖1所示。圖1 傳統(tǒng)分頻器原理傳統(tǒng)分頻器的基本原理:首先對計數(shù)器進行復(fù)位和置位操作，對于不同的輸出頻率其置位的值不同。公式如下:式(1)中:fIN為參考頻率源，fOUT為分頻輸出，N為計數(shù)器權(quán)值。fIN為參考頻率源為晶振或外部時鐘設(shè)備;為計數(shù)器權(quán)值是通過
綠色科技 2015年9期2015-04-23
- 超低抖動時鐘分配解決方案整合了EZSync 多芯片同步
每個都有自己的分頻器和相位延遲。 憑借在12 kHz 至20 MHz 帶寬內(nèi)不到20fsRMS 的附加抖動，LTC6954 在對輸入時鐘進行分頻和分配的同時，可最大限度減少了引入的噪聲。 這使LTC6954 能夠提供抖動很低的時鐘，在驅(qū)動高分辨率數(shù)據(jù)轉(zhuǎn)換器時，必須用這樣的時鐘才能實現(xiàn)最佳信噪比（SNR）。 例如，在對RF 或高IF 高頻模擬信號等進行數(shù)字化時時，低抖動ADC 時鐘尤其重要，這使LTC6954 成為這類系統(tǒng)中的理想時鐘解決方案。LTC6954
電子設(shè)計工程 2015年24期2015-03-25
- 基于0.18 μm CMOS工藝的ZigBee分頻器設(shè)計
的ZigBee分頻器設(shè)計蔣雪琴（四川信息職業(yè)技術(shù)學(xué)院，四川廣元628017）為了降低ZigBee分頻器的能量消耗，提出一種適用于2.45 GHz頻率的超低功率COMS分頻器，可以用于2.45 GHz整數(shù)分頻鎖相環(huán)頻率合成器中，適用于ZigBee標(biāo)準(zhǔn)網(wǎng)絡(luò)。提出的分頻器在吞脈沖分頻器的基礎(chǔ)上，通過一個簡單的數(shù)字電路取代吞咽計數(shù)器，從而降低了功率消耗和設(shè)計復(fù)雜性。該分頻器的模量可以在481～496之間調(diào)整。所有的電路設(shè)計都基于0.16 μm的TSMC CMOS技
現(xiàn)代電子技術(shù) 2015年23期2015-03-06
- 巴特沃斯濾波器在高保真音響系統(tǒng)中的應(yīng)用
頻信號都要通過分頻器分為高低不同的成分，分別送到不同頻帶的揚聲器去還原。分頻器有后級功率分頻和前級電子分頻之區(qū)別。功率分頻因為成本低，效果好而被人們廣泛接受。電子分頻雖然成本高，但因其音質(zhì)更佳也有一定的市場。目前，解決前級電子2分頻、3分頻電路的幅頻特性、相頻特性的問題，發(fā)燒友們在打造音響系統(tǒng)時各有其道，但真正經(jīng)過細化研究、可以照章索取的資料好像很是有限。1 巴特沃斯高、低音2階2分頻器前級電子分頻電路不僅要把音樂信號從幅度上分為高、低兩個頻段，而且要保證
電子設(shè)計工程 2015年5期2015-01-25
- 一種基于Verilog的任意整數(shù)分頻器實現(xiàn)方法＊
言1 任意整數(shù)分頻器的實現(xiàn)框架Verilog HDL是電子設(shè)計的主流硬件描述語言之一（另一個是VHDL），采用硬件描述語言完成電路設(shè)計是當(dāng)前數(shù)字電路設(shè)計的主流方法.Quartus II是Altera公司的綜合性PLD／FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式［1］.Modelsim是MENTOR公司推出的業(yè)界最優(yōu)秀的HDL語言仿
廣西民族大學(xué)學(xué)報(自然科學(xué)版) 2015年4期2015-01-15
- 16.8GHz 4分頻器芯片設(shè)計
GHz 1：4分頻器是由兩個1：2分頻器構(gòu)成，1：2分頻器采用單時鐘動態(tài)負載鎖存器結(jié)構(gòu)。由于它們工作在不同的速率上，雖然結(jié)構(gòu)相同，但參數(shù)配置不同，分別以高速和低功耗為優(yōu)化目標(biāo)進行電路設(shè)計。仿真結(jié)果和流片測試結(jié)果均表明在該芯片在16.8GHz下可以實現(xiàn)4分頻功能?！娟P(guān)鍵詞】4分頻器；高頻傳輸；芯片設(shè)計一、引言分頻器廣泛應(yīng)用于光纖通信、無線通信、測試系統(tǒng)等各種電路與系統(tǒng)中。在光纖通信系統(tǒng)中，欲將高速數(shù)據(jù)分接成多路低速數(shù)據(jù)是由分接器來實完成的，而分接器中必需由分
電子世界 2014年12期2014-10-21
- 一種任意比率電子齒輪分頻器的實現(xiàn)方法
意比率電子齒輪分頻器的實現(xiàn)方法申建廣1,陶濤1,2,梅雪松1,2,許睦旬1,劉善慧1,彭志會1(1.西安交通大學(xué)機械工程學(xué)院, 710049, 西安; 2.西安交通大學(xué)機械制造系統(tǒng)工程國家重點實驗室, 710049, 西安)針對滾齒機數(shù)控系統(tǒng)電子齒輪箱的設(shè)計要求,提出了一種根據(jù)現(xiàn)場可編程門陣列和Bresenham算法的任意比率電子齒輪分頻器的實現(xiàn)方法。該方法的實現(xiàn)原理是將計算機圖形學(xué)上描繪由兩點所決定的直線的算法應(yīng)用到電子齒輪的脈沖頻率分頻上,采用硬件描述
西安交通大學(xué)學(xué)報 2014年1期2014-08-07
- DRM/DAB/AM/FM頻率綜合器中吞吐脈沖分頻器的設(shè)計
合器中吞吐脈沖分頻器的設(shè)計雷雪梅1，2，王志功1，沈連豐1，王科平3(1.東南大學(xué)信息科學(xué)與工程學(xué)院，210096 南京;2.內(nèi)蒙古大學(xué)電子信息工程學(xué)院，010010 呼和浩特;3.華盛頓大學(xué)電子電氣工程學(xué)院，98195 西雅圖)為使DRM/DAB/AM/FM頻率綜合器具有良好性能，本文設(shè)計了一種高速大分頻比低功耗吞吐脈沖分頻器.此吞吐脈沖分頻器由32/33雙模預(yù)分頻器(dual-modulus prescaler，DMP)、5位吞吐計數(shù)器和11位可編程分
哈爾濱工業(yè)大學(xué)學(xué)報 2014年3期2014-06-06
- Mike Park的巨浪：討厭鄰居終結(jié)者
4 要采用外置分頻器設(shè)定，這有什么樣的好處呢？Mike Park：從技術(shù)角度來說，外置電子分頻方式無疑是目前最佳的音頻解決方案。在要求比較高的專業(yè)音響領(lǐng)域也基本都使用這種方法。與傳統(tǒng)的被動式分頻器相比，外置電子分頻由于采用了數(shù)字處理器，調(diào)試工程師可以根據(jù)揚聲器所處的實際聲學(xué)環(huán)境調(diào)整分頻器的各項參數(shù)，控制各個單元的指向性，以達到最佳的音響效果。而傳統(tǒng)的被動式分頻器則無法更改參數(shù)。另外，電子分頻的方式在分頻點的銜接也比傳統(tǒng)被動式分頻器更平滑。但是，外置電子分頻
數(shù)字家庭 2014年4期2014-06-05
- 用Verilog語言設(shè)計任意次ASIC分頻器
能[1-2]。分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。它是將較高頻率通過分頻得到較低頻率的一種單元電路。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán) (如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計[3]，但是，對于時鐘要求不太嚴(yán)格的設(shè)計，通過自主設(shè)計進行時鐘分頻的實現(xiàn)方法仍是不錯的選擇。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的，具有成本低、可編程等優(yōu)點[4]。
商洛學(xué)院學(xué)報 2013年2期2013-11-19
- Health professionals’ perspective on the impact of community health care reform in different regions of China
CO以及數(shù)字N分頻器，圖2為PLL合成頻率源的相位噪聲模型。其中，Kd為鑒相器的增益，Kv為壓控靈敏度，θnr,θnd,θnv,θnn,θno分別為參考信號源、鑒相器、VCO、數(shù)字N分頻器和PLL合成頻率源輸出信號的相位噪聲。MethodMedical students and community health service personnel were selected as investigators to collect data from the
- 一種占空比可調(diào)的新型整數(shù)半整數(shù)分頻器設(shè)計
輯電路設(shè)計中，分頻器是一種重要的電路組成部分。分頻通常包含整數(shù)分頻和小數(shù)分頻，但一些電路中并不只包含一種頻率或一種占空比的時鐘，如超高頻RFID 的國 際標(biāo) 準(zhǔn) ISO/IEC 18000—6C［2］和 EPCglobal Class1 Gen2［3］中，規(guī)定RFID標(biāo)簽的反向散射頻率在40～640 kHz范圍內(nèi)變化，這就要求標(biāo)簽可以根據(jù)輸入控制實時產(chǎn)生特定頻率的編碼時鐘。在一些高頻電源開關(guān)控制中也對多種占空比提出了要求。任意數(shù)分頻電路可由模數(shù)混合方式實現(xiàn)
電視技術(shù) 2013年13期2013-08-13
- 基于PE3236的頻率合成器設(shè)計
和壓控振蕩器經(jīng)分頻器后輸出信號之間的相位差，從而產(chǎn)生誤差控制電壓來調(diào)整壓控振蕩器的頻率，以達到與輸入信號倍頻的關(guān)系。PLL具有底相噪、雜散抑制高、體積小、重量輕、成本低、易集成、易生產(chǎn)等特點，因此具有廣闊應(yīng)用前景。2.PE3236的特點PLL器件使用Peregrine公司的PE3236，PE3236由10/11雙模前置分頻器、÷R參考分頻器、÷N程序分頻器、鑒相器以及邏輯控制電路組成，PE3236內(nèi)部原理框圖如圖1所示[2]。PE3236采用吞脈沖技術(shù)，在
科學(xué)時代·上半月 2013年5期2013-07-02
- 行業(yè)聚焦
的時鐘緩沖器和分頻器全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商Analog Devices，Inc.(NASDAQ:ADI)最近發(fā)布了一款時鐘緩沖器和分頻器IC(集成電路)AD9508，該電路結(jié)合了高速、極低抖動(12 kHz～20 MHz頻段為 41 fs)及可選分頻功能。該1.65 GHz時鐘緩沖器設(shè)計用于要求具有最佳SNR(信噪比)性能的超高速數(shù)據(jù)轉(zhuǎn)換的通信、儀器儀表、防務(wù)和航空航天設(shè)備。該器件包括4個帶總線可編程分頻(最大整數(shù)為1 024)和相位延遲的
電子技術(shù)應(yīng)用 2013年3期2013-03-26
- 一種新型delta-sigma小數(shù)分頻器的FPGA實現(xiàn)
GA實現(xiàn)小數(shù)N分頻器是通過周期性地改變分頻比使平均分頻比為N+F/M，其中，F(xiàn)為數(shù)字量化后的分頻比小數(shù)部分，M為n比特累加器的最大值2n。小數(shù)分頻器的輸入輸出頻率關(guān)系為fvco=N.F×fREF，其小數(shù)分頻鎖相環(huán)結(jié)構(gòu)方框圖如圖6所示。圖6 delta-sigma結(jié)構(gòu)的小數(shù)分頻鎖相環(huán)圖6中虛線框內(nèi)的結(jié)構(gòu)即為需用FPGA實現(xiàn)的delta-sigma小數(shù)分頻部分，該部分可分為delta-sigma調(diào)制模塊和整數(shù)分頻模塊兩個模塊設(shè)計?！?∑調(diào)制模塊采用小數(shù)分頻后的
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2013年5期2013-02-21
- 基于ADF4156與ADF5001的微波本振源設(shè)計
技術(shù)結(jié)合RF預(yù)分頻器實現(xiàn)微波本振源。1 工作原理本文所述微波本振源是由通過PLL頻率合成器（包含低噪聲數(shù)字鑒頻鑒相器(PFD)、精密電荷泵和可編程參考分頻器組成）、環(huán)路濾波器，壓控振蕩器、RF外部預(yù)分頻器和高穩(wěn)定度參考時鐘五部分形成鎖相環(huán)電路來實現(xiàn)的，其原理框圖如圖1所示。圖1 鎖相環(huán)原理框圖頻率合成器在鎖相環(huán)（PLL）中工作，鑒頻鑒相器（PFD）將反饋頻率與參考時鐘基準(zhǔn)頻率的某一分頻形式相比較。PFD的輸出電流脈沖經(jīng)過濾波和積分，產(chǎn)生一個電壓。此電壓驅(qū)動
制造業(yè)自動化 2012年11期2012-07-04
- 超低噪聲和雜散、350～6 GHz、整數(shù) N PLL/合成器抑制系統(tǒng)噪聲
一個內(nèi)置的輸出分頻器，可從1到 6編程，以將調(diào)諧頻率覆蓋范圍擴展為低至 350 MHz。LTC6945包括低噪聲基準(zhǔn)緩沖器、基準(zhǔn)分頻器、具鎖相指示器的相位-頻率檢測器（PFD)、超低噪聲可編程充電泵和整數(shù)反饋分頻器，以實現(xiàn)噪聲非常低的PLL工作。內(nèi)置的SPI兼容雙向串行端口允許頻率調(diào)諧和控制，并回讀寄存器和環(huán)路狀態(tài)信息。LTC6945的低相位噪聲和低雜散能力增強了所有類型的 RF和無線設(shè)備之性能，包括支持 LTE、W-CDMA、UMTS、CDMA、多載波G
電子設(shè)計工程 2012年1期2012-03-30
- 鎖相環(huán)設(shè)計中的功率分配與分頻器配置方法
、環(huán)路濾波器和分頻器組成，是一個數(shù)字控制型的模擬電路結(jié)構(gòu)［3］。在電路設(shè)計中必然會涉及到模擬電路的阻抗匹配、功率傳輸與分配、濾波等問題，以及數(shù)字分頻器的配置問題。本文針對該應(yīng)用目的，對工程設(shè)計中遇到的關(guān)鍵技術(shù)問題進行研究。晶體振蕩器為鎖相環(huán)提供參考頻率，較強的參考頻率信號強度會帶來較好的相位噪聲性能。因此，晶體振蕩器的輸出功率應(yīng)盡最大可能地提供給鎖相環(huán)的參考頻率輸入端。然而，鎖相環(huán)參考頻率輸入端的純?nèi)菪暂斎胱杩箤ψ畲蠊β蕚鬏敚约皾M足晶體振蕩器正常工作條件
電視技術(shù) 2012年13期2012-01-31
- 應(yīng)用于頻率綜合器的多模分頻器設(shè)計
位噪聲等指標(biāo)。分頻器是頻率綜合器的重要組成部分，基于吞脈沖計數(shù)器的結(jié)構(gòu)是目前廣泛使用的分頻器結(jié)構(gòu)［1］。分頻器的實現(xiàn)方式主要有真單相鐘控電路和源耦合結(jié)構(gòu)兩種。真單相鐘控電路技術(shù)采用動態(tài)CMOS技術(shù)，具有管子少、電路結(jié)構(gòu)簡單和功耗低等優(yōu)點，但在低電源電壓下這種結(jié)構(gòu)無法操作在較高頻率［2］。源耦合技術(shù)具有低擺幅，高速度，低噪聲，抗干擾能力強等優(yōu)點，是一種基于差分結(jié)構(gòu)的邏輯電路［3］。本文采用源耦合結(jié)構(gòu)和標(biāo)準(zhǔn)數(shù)字邏輯單元等設(shè)計了一種可應(yīng)用于整數(shù)或分?jǐn)?shù)頻率綜合器的
杭州電子科技大學(xué)學(xué)報(自然科學(xué)版) 2011年6期2011-09-04
- 鎖相環(huán)小數(shù)N分頻頻率綜合器中的Sigma-delta調(diào)制器設(shè)計
ef與鎖相環(huán)內(nèi)分頻器輸出頻率Fd進行相位和頻率的比較。只要Fref與Fd之間有頻差和相位差，鑒頻鑒相器就根據(jù)該差值輸出脈沖信號直接作用于電荷泵。2）電荷泵（CP）根據(jù)前級PFD的輸出脈沖信號，控制后級的環(huán)路濾波器（Loop Filter，LPF）進行充電或者放電，以改變輸出電壓Vc的值。3）Vc控制壓控振蕩器（Voltage Controlled Oscillator，VCO）的輸出頻率FVCO，使得FVCO經(jīng)N/N+1雙模分頻器分頻后的輸出信號Fd的頻率
電視技術(shù) 2011年17期2011-06-07
- 基于FPGA的語音存儲與回放系統(tǒng)
2 各部分介紹分頻器1，用來產(chǎn)生存儲器所需要的存儲時鐘；分頻器2，用來產(chǎn)生AD芯片所需要的采樣時鐘。根據(jù)數(shù)模轉(zhuǎn)換電路ADC0809的功能實現(xiàn)以及各管腳的具體作用，我們可以對ADC0809進行控制，以實現(xiàn)其數(shù)模轉(zhuǎn)換的作用。AD0809的采樣工作時序如圖3所示，我們可以根據(jù)該時序，畫出控制器的時序轉(zhuǎn)換圖，如圖4所示。我們用狀態(tài)機的思想設(shè)計該控制器。以下是部分代碼。其實現(xiàn)的電路封裝后的形式如圖2的最下面的芯片。圖3 AD0809采樣時序圖4 ADC0809采樣狀
電子世界 2011年9期2011-04-27
- 凌力爾特推出具集成型VCO的整數(shù)N頻率合成器
有一個內(nèi)置輸出分頻器(可編程分級從1～6),用于將頻率覆蓋范圍擴展到低至373 MHz。該器件系列集成了一個低噪聲5.7 GHz鎖相環(huán)(PLL),包括一個基準(zhǔn)分頻器、具鎖相指示器的相位-頻率檢測器(PFD)、超低噪聲充電泵和整數(shù)反饋分頻器以實現(xiàn)非常低噪聲的PLL操作。PLL電路緊密耦合至一個低噪聲VCO和內(nèi)部自校準(zhǔn)電路以確保最優(yōu)的VCO諧振器調(diào)諧,從而獲得最佳的相位噪聲性能。VCO無需外部組件。片內(nèi)SPI兼容型雙向串行端口可提供頻率調(diào)諧和控制,以及寄存器和
單片機與嵌入式系統(tǒng)應(yīng)用 2011年11期2011-04-01
- AD9520高速時鐘發(fā)生器在5 Gs/s數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
1個參考時鐘R分頻器，1個整數(shù)N分頻器、1個VCO可編程驅(qū)動器、可調(diào)延遲線和均分為4組的12個LVPECL輸出，當(dāng)輸出頻率低于250 MHz時，1個LVPECL可當(dāng)作2個CMOS輸出。AD9520系列的每款芯片均可配合頻率高達2.4 GHz的外部VCO使用，內(nèi)部VCO頻率范圍為2.27～2.65 GHz，工作頻率可高達VCO最大頻率，且每組LVPECL輸出幅度可調(diào)2倍。AD9520可選擇內(nèi)部VCO或者CLK作為要分配的時鐘信號源，當(dāng)內(nèi)部VCO被選為源，則必
電子設(shè)計工程 2011年16期2011-03-28
- 基于FPGA同步電路的實現(xiàn)
步窄脈沖序列與分頻器輸出脈沖進行鑒相，分頻比為m，若分頻后的脈沖相位超前于窄脈沖序列，則在“1”端有輸出，并通過控制器將加到分頻器的脈沖序列扣除一個脈沖，使分頻后的脈沖相位退后；若分頻后的脈沖相位滯后窄脈沖序列，則在“2”端有輸出，并通過控制器將加到分頻器的脈沖序列附加一個脈沖，使分頻后的脈沖相位提前。直到鑒相器的“1”、“2”端無輸出，此時環(huán)路鎖定。輸出端就得到了該輸入信碼的位同步信號。2.2 電路實現(xiàn)基于FPGA的鎖相環(huán)位同步提取電路的實現(xiàn)如圖2所示，
電子產(chǎn)品可靠性與環(huán)境試驗 2011年1期2011-02-04
- 吞除脈沖式數(shù)字鎖相頻率合成器的設(shè)計
2芯片配合外置分頻器MC12018構(gòu)成吞除脈沖式數(shù)字鎖相頻率合成器電路的設(shè)計方法.吞除脈沖；頻率合成器；鎖相環(huán)；MC145152-20 引言頻率合成器是現(xiàn)代通信設(shè)備的重要組成部分，頻率合成技術(shù)是將一個高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率.為保證足夠小的信道間隔和比較高的工作頻率，可采用先進的吞除脈沖式數(shù)字鎖相頻率合成器.所謂“吞除脈沖”技術(shù)，就是采用高速雙模前置分頻器，根據(jù)模式控制電平的高低，來控制它的分頻比為P或P＋
太原師范學(xué)院學(xué)報(自然科學(xué)版) 2011年3期2011-01-09
- 一種數(shù)字鐘的設(shè)計
低頻脈沖信號的分頻器電路，即頻率為1Hz的“秒脈沖”信號。經(jīng)過分頻器輸出的秒脈沖信號到計數(shù)器中進行計數(shù)。由于計時的規(guī)律是：60秒=1分，60分=1小時，24小時=1天，這就需要分別設(shè)計60進制和24進制的計數(shù)器（或12進制的計數(shù)器，并發(fā)出驅(qū)動AM、PM的標(biāo)志信號）。各計數(shù)器輸出的信號經(jīng)譯碼器/驅(qū)動器送到數(shù)字顯示器對應(yīng)的筆劃段，使得 “時”、“分”、“秒”得以數(shù)字顯示。數(shù)字鐘的結(jié)構(gòu)框圖如圖1所示。圖1 數(shù)字鐘結(jié)構(gòu)框圖2 振蕩器的設(shè)計振蕩器主要用來產(chǎn)生時間標(biāo)準(zhǔn)
電大理工 2010年2期2010-08-14
- 頻率合成技術(shù)應(yīng)用
運用鎖相和數(shù)字分頻器相結(jié)合的技術(shù)對信號頻率進行四則運算，諧波分量是利用鎖相環(huán)的窄帶濾波器加以濾除的，由于它不采用傳統(tǒng)的諧波發(fā)生器、倍頻器等器件，從而使頻率合成器結(jié)構(gòu)簡單，造價低，并且有良好的相位噪聲特性，所以絕大多數(shù)頻率合成器均采用間接式頻率合成方案。間接式頻率合成器的具體實現(xiàn)方案有很多，主要有混頻鎖相式、取樣鎖相式和數(shù)字分頻鎖相式三種。本文以802A型調(diào)頻激勵器為例分析數(shù)字分頻鎖相式頻率合成技術(shù)在調(diào)頻中的應(yīng)用，頻率合成技術(shù)在中短波中的應(yīng)用與之類似。頻率合
聲屏世界 2010年8期2010-07-12
- 基于LMX2306的頻率合成器設(shè)計
/9的雙模前置分頻器(以 P表示)、1個程序分頻器(N)、1個參考分頻器(R)和數(shù)字鑒相器(PD)，并自帶鎖相檢測指示(Lock Detect)、電荷泵輸出等。LMX2306本地參考基準(zhǔn)時鐘頻率為5 MHz～40 MHz，最大鑒相頻率為 10 MHz，射頻輸出工作頻率為 25 MHz～550 MHz， 工作電源從 2.3 V～5.5 V。LMX2306的優(yōu)勢之一是能提供靈活的分頻系數(shù)，可通過CPU接口實現(xiàn)對其不同的設(shè)置。其功能框圖如圖2所示。圖2 LMX2
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2010年19期2010-05-18
- 可調(diào)小數(shù)分頻合成器曲
是如何突破數(shù)字分頻器自身的限制,在實現(xiàn)小數(shù)分頻的同時,又能實現(xiàn)分頻比的可調(diào)節(jié)是本文探討的內(nèi)容。關(guān)鍵詞鎖相環(huán)小數(shù)分頻累加器中圖分類號:TN91文獻標(biāo)識碼:A小數(shù)分頻頻率合成技術(shù)是20世紀(jì)70年代后期發(fā)展起來的一種新型合成技術(shù)。它能夠協(xié)調(diào)高工作頻率和小頻率間隔之間的矛盾,并且具有輸出噪聲低,抑制寄生邊帶干擾能力強等優(yōu)點,因而應(yīng)用范圍很廣。例如在數(shù)字移動通信系統(tǒng)的設(shè)計過程中,經(jīng)常采用跳頻方法來提高通信系統(tǒng)的抗干擾、抗多徑衰落能力。因而要求快速跳頻系統(tǒng)中的超快速跳
科教導(dǎo)刊 2009年36期2009-07-05