雷雪梅，王志功，沈連豐，王科平

(1.東南大學信息科學與工程學院，210096 南京;2.內(nèi)蒙古大學電子信息工程學院，010010 呼和浩特;3.華盛頓大學電子電氣工程學院，98195 西雅圖)

DRM/DAB/AM/FM頻率綜合器中吞吐脈沖分頻器的設(shè)計

雷雪梅1，2，王志功1，沈連豐1，王科平3

(1.東南大學信息科學與工程學院，210096 南京;2.內(nèi)蒙古大學電子信息工程學院，010010 呼和浩特;3.華盛頓大學電子電氣工程學院，98195 西雅圖)

為使DRM/DAB/AM/FM頻率綜合器具有良好性能，本文設(shè)計了一種高速大分頻比低功耗吞吐脈沖分頻器.此吞吐脈沖分頻器由32/33雙模預分頻器(dual-modulus prescaler，DMP)、5位吞吐計數(shù)器和11位可編程分頻器及時序控制電路構(gòu)成.此吞吐脈沖分頻器內(nèi)部的不同模塊分別采用SCL、TSPC、CMOS靜態(tài)觸發(fā)器及可置位的CMOS靜態(tài)觸發(fā)器等多種觸發(fā)器結(jié)構(gòu)優(yōu)化，使此吞吐脈沖分頻器具有高速、大分頻比和低功耗的特點.此吞吐脈沖分頻器應用中芯國際SMIC 0.18 μm RF CMOS工藝流片，芯片核心面積為270 μm×110 μm.測試結(jié)果顯示，在1.8 V工作電壓的條件下，此吞吐脈沖分頻器的最高工作頻率為3.4 GHz，工作頻率范圍為0.9～3.4 GHz.在輸入信號頻率為3.4 GHz，分頻比為45 695時，功耗為3.2 mW.實驗結(jié)果表明，此吞吐脈沖分頻器完全滿足DRM/DAB/AM/FM頻率綜合器的要求.

吞吐脈沖分頻器;高速;大分頻比;低功耗;DRM/DAB/AM/FM頻率綜合器

隨著廣播技術(shù)的發(fā)展，數(shù)字廣播逐步取代模擬廣播，并已成為廣播技術(shù)發(fā)展的必然趨勢.而在眾多數(shù)字廣播標準中，DRM(Digital Radio Mondiale)［1］和 DAB (Digital Audio Broadcasting)［2］由于其突出的優(yōu)點［3］而被在全球推廣應用.但目前基于DRM和DAB標準的高質(zhì)量接收機體積較大且價格昂貴，而使其成為推廣的一個瓶頸.因此，提高集成度、降低價格、減小體積成為數(shù)字廣播接收機的研究熱點.另一方面，為了兼顧技術(shù)發(fā)展和現(xiàn)有資源再利用，基于DRM和DAB標準的接收機應該兼容模擬廣播AM和FM.兼容多個標準，接收機需覆蓋的頻段范圍為148～1 500 000 kHz，使射頻前端成為實現(xiàn)接收機的關(guān)鍵部分和設(shè)計難點.

為了能同時滿足DRM、DAB、AM和FM標準對接收機的要求，降低射頻前端頻率綜合器的設(shè)計難度，射頻前端采用二次變頻的低中頻結(jié)構(gòu)，本振信號輸出范圍為 36.600 5 ～1 572.452 MHz［4］.另外為了同時滿足DRM、DAB、AM和 FM標準的信道帶寬要求，頻率綜合器采用了帶輸出分頻器的單環(huán)單壓控振蕩器結(jié)構(gòu)［3］，如圖1所示.

為滿足DRM、DAB、AM和 FM標準各個頻段對頻率間隔的要求，頻率綜合器環(huán)內(nèi)分頻比范圍為3 272～37 162，吞吐脈沖分頻器的輸入信號頻率范圍為2 500～3 055 MHz，在此吞吐脈沖分頻器必須具有高速、大分頻比、可編程和低功耗等特性.本文的主要工作是設(shè)計滿足以上要求的高速低功耗16位可編程吞吐脈沖分頻器，并采用中芯國際SMIC 0.18-μm CMOS RF工藝實現(xiàn).

圖1DRM/DAB/AM/FM頻率綜合器的結(jié)構(gòu)框圖

1 吞吐脈沖分頻器結(jié)構(gòu)

根據(jù)DRM/DAB/AM/FM頻率綜合器對吞吐脈沖分頻器的要求，對吞吐脈沖分頻器的主要模塊雙模分頻器(dual-modulus prescaler，DMP)、吞吐計數(shù)器和可編程分頻器進行規(guī)劃.

吞吐脈沖分頻器工作原理如下:首先分別給可編程分頻器和吞吐計數(shù)器置初值P和S(P＞S)，雙模分頻器的模式轉(zhuǎn)換控制信號MC置為低電平，同時在輸入時鐘信號的控制下DMP進行(M+1)分頻.吞吐計數(shù)器和可編程分頻器把DMP的輸出信號作為輸入時鐘信號開始計數(shù).當吞吐計數(shù)器計數(shù)到0時，MC信號翻轉(zhuǎn)為高電平，DMP開始M分頻.當可編程分頻器各個輸出端皆為0時，可編程分頻器、吞吐計數(shù)器和MC復位，重復上述過程.

根據(jù)以上描述可知，在時序控制電路的控制下，DMP對輸入信號首先S次進行(M+1)分頻，然后進行(P-S)次M分頻，所以總的分頻比N為

分析此吞吐脈沖分頻器分頻比要求，確定雙模分頻器、吞吐計數(shù)器和可編程分頻器的位數(shù).分頻比要求:

1)最高分頻比為37 162(1 001 000 100 101 010)2，吞吐脈沖分頻器為16位分頻器;

2)最低分頻比3 272(110 011 001 000)2，即要求吞吐計數(shù)器和DMP觸發(fā)器個數(shù)和小于11;

3)為了使分頻比可連續(xù)變化，DMP和吞吐計數(shù)器為相同位數(shù).

綜合以上分析，最終確定此吞吐脈沖分頻器包括一個32/33雙模分頻器DMP、5位的吞吐計數(shù)器、11位的可編程分頻器以及對應的時序控制電路，其結(jié)構(gòu)如圖2所示.

圖2 可編程吞吐脈沖分頻器的結(jié)構(gòu)框圖

2 模塊設(shè)計

此吞吐脈沖分頻器的主要模塊為32/33多模分頻器、吞吐計數(shù)器和可編程分頻器，其主體電路單元都是觸發(fā)器，各個模塊的設(shè)計主要集中在從輸入信號頻率范圍、功耗及噪聲等方面選擇合適的觸發(fā)器結(jié)構(gòu)，并進行優(yōu)化.

2.1 32/33雙模分頻器的設(shè)計

DMP的實現(xiàn)方式主要有三種:觸發(fā)器和組合邏輯門［5］、相位開關(guān)技術(shù)［6］和注入鎖定技術(shù)［7］.其中相位開關(guān)技術(shù)的雙模分頻器需要解決信號畸變問題，實現(xiàn)復雜;注入鎖定技術(shù)的雙模分頻器的帶寬比較窄;觸發(fā)器和組合邏輯門的雙模分頻器具有寬帶特性而被廣泛應用［8-13］.

本設(shè)計為了可靠保證速度和工作帶寬，32/33雙模分頻器采用觸發(fā)器和組合邏輯門實現(xiàn)的雙模分頻器，包括同步4/5雙模分頻器和異步8分頻器兩個模塊，其結(jié)構(gòu)如圖3所示.圖中Vc信號為控制4/5雙模分頻器的分頻模式，當Vc高電平為4分頻，低電平為5分頻時，Vc信號的電平轉(zhuǎn)換由MC信號和異步8分頻器的3個輸出信號通過“或”運算來進行控制.

圖3 32/33雙模分頻器的結(jié)構(gòu)框圖

由吞吐脈沖分頻器的輸入信號頻率范圍可知，同步4/5雙模分頻器輸入信號頻率在2.5～3.055 GHz范圍內(nèi)，所以4/5雙模分頻器的觸發(fā)器選用廣泛應用于高速寬帶的源極耦合邏輯(source couple logic，SCL)［8-10］結(jié)構(gòu).對于這種結(jié)構(gòu)的雙模分頻器，其最高工作頻率fmax為

式中:tpdff為一級觸發(fā)器的傳輸延遲;tpgate為分頻器內(nèi)部邏輯運算的邏輯門的傳輸延遲.根據(jù)式(2)，減少傳輸延遲可提高工作速度，所以在SCL觸發(fā)器里集成了“或”邏輯［14］，使整個延時只為一級觸發(fā)器的延時，極大的提高了工作速度.

異步分頻器中的第一級2分頻器的工作頻率范圍為500 MHz～1 GHz，其工作頻率為中高，重點優(yōu)化功耗和面積，所以第一級2分頻器的觸發(fā)器結(jié)構(gòu)為真單相時鐘(true-single-phase-clock，TSPC)［12］，通過參數(shù)優(yōu)化達到指標要求.

對于異步分頻的最后兩級，最高工作頻率不超過500 MHz，選擇具有相對較大的帶寬、優(yōu)良相位噪聲性能及靜態(tài)功耗為零的CMOS靜態(tài)觸發(fā)器，其電路結(jié)構(gòu)如圖4所示.

圖4 CMOS靜態(tài)觸發(fā)器的電路原理

以上3種結(jié)構(gòu)的觸發(fā)器配合工作，使整個DMP具有高速、寬頻帶、低功耗和低相位噪聲等性能.

2.2 吞吐計數(shù)器的設(shè)計

吞吐計數(shù)器的輸入時鐘信號為32/33雙模分頻器的輸出信號，其頻率范圍為75～96 MHz，為了完成可編程計數(shù)，每一級分頻器必須具有置位和使能端，所以其內(nèi)部觸發(fā)器單元基本結(jié)構(gòu)選擇為帶置位使能端的CMOS靜態(tài)DFF(在圖4的電路上加上帶置位和使能端).吞吐計數(shù)器同時為DMP提供MC信號.為了保證整個吞吐脈沖分頻器的工作時序，產(chǎn)生的MC信號必須保持到置數(shù)生效之前，即置數(shù)完畢后才可翻轉(zhuǎn)為低電平，并在SC計數(shù)到0時同步翻轉(zhuǎn)為高電平.

因此，吞吐計數(shù)器包括兩部分:5位的異步可置位計數(shù)器和MC信號產(chǎn)生電路，如圖5所示.

圖5 吞吐計數(shù)器的原理

2.3 可編程分頻器的設(shè)計

可編程分頻器的輸入時鐘信號頻率范圍和吞吐計數(shù)器相同，也需具有可編程分頻功能，所以其內(nèi)部觸發(fā)器單元結(jié)構(gòu)與吞吐計數(shù)器相同.可編程分頻器同時要為自身和吞吐計數(shù)器提供置數(shù)使能信號EN，為了保證可編程分頻器和吞吐計數(shù)器有序工作，置位信號EN要求在1個時鐘周期內(nèi)完成并保持1個時鐘周期.故可編程分頻器包括三部分:11位異步可置位分頻器、置位使能信號產(chǎn)生電路和輸出信號產(chǎn)生電路，如圖6所示.

圖6 可編程分頻器的原理

綜上所述，32/33雙模分頻器、5位吞吐計數(shù)器和11位可編程分頻器在時序上配合工作，在電路上無縫銜接，保證了吞吐脈沖分頻器良好性能.

3 測試結(jié)果

設(shè)計的可編程吞吐脈沖分頻器采用中芯國際SMIC 0.18 μm RF CMOS 工藝實現(xiàn)的，其芯片照片如圖7所示.包括焊盤和驅(qū)動電路，芯片面積為625 μm×575 μm，其中核心部分的面積為270 μm×110 μm.

圖7 吞吐脈沖分頻器的芯片照片

在流片過程中，為了節(jié)省芯片面積，一些可編程控制引腳預先在芯片內(nèi)部就接到了VDD或GND引腳上.例如，圖6中的P0和P1接到VDD，P2、P3、P5、P6和P9接到 GND;圖5 中的 S4接到圖5 中的P10，S3接到P8，S2接到P7，S1和S0接到P4.所以在測試過程中，分頻比的改變是通過改變接入到P10、P8、P7和P4的高低電平來改變的.由于篇幅原因，只給出典型的兩種控制字，三種測試結(jié)果，控制字的設(shè)置如表1所示.

表1 測試時的兩種控制字的設(shè)置

芯片的測試在東南大學射頻與光電集成電路研究所完成，測試中使用的儀器有:微波與高速芯片探針臺(Cascade Summiti 1000)、脈沖碼形發(fā)生器(Advantestd 3186)、示波器(Tektronix DPO 7354)以及電源 (Kikusui PMR18-1.3TR 和Agilent 66309D，測試結(jié)果如圖8所示.圖8中上面的信號為可編程分頻器的輸出信號Cout，下面為MC信號.

對應于此吞吐脈沖分頻器靈敏度測試結(jié)果如圖9所示.由圖9可知，在輸入信號峰峰值電壓為小于1 V的情況下，此吞吐脈沖分頻器可靠的工作頻率范圍為 0.9 ～3.4 GHz.

圖8 可編程分頻器的測試結(jié)果

圖9 可編程吞吐脈沖分頻器靈敏度測試結(jié)果

此16位可編程吞吐脈沖分頻器與最近其他公開發(fā)表可編程整數(shù)分頻器的研究測試結(jié)果比較如表2所示.為了對各個可編程分頻器的總體性能比較，特定義優(yōu)值FOM(figure of merit)，根據(jù)文獻［15］的研究成果可知，功耗與輸入頻率和分頻比近似成正比關(guān)系，定義FOM為

式中:fmax為最高輸入頻率，(Mdivisionratio)max為所能達到的最大分頻比，P為所消耗的功率.

表2 與其他最近的研究成果比較

4 結(jié)論

本文設(shè)計了應用于DRM/DAB/AM/FM頻率綜合器的高速低功耗16位可編程吞吐脈沖分頻器，采用中芯國際 SMIC 0.18 μm CMOS 工藝實現(xiàn).測試結(jié)果表明，此吞吐脈沖分頻器工作頻率范圍 為 0.9 ～ 3.4 GHz，在 1.8 V 的 工 作 電壓，3.4 GHz的工作頻率下，其功耗為7.2 mW(包括測試驅(qū)動電路的功耗).根據(jù)仿真，可以估算出各個部分的功耗，其中32/33雙模分頻器、5位吞吐計數(shù)器和11位可編程分頻器的平均功耗分別為 2.61 mW、0.35 mW 和 0.09 mW，所以芯片核心部分的功耗為3.2 mW.由表2中本文設(shè)計實現(xiàn)的吞吐脈沖分頻器與最近的研究結(jié)果比較可知，其所能達到的分頻比最大，工作頻率范圍和功耗適中，并達到了最高的優(yōu)值FOM.故此可編程分頻器不僅完全滿足 DRM/DAB頻率綜合器的要求，而且也適用于其他多標準、超寬帶、低功耗的頻率綜合器.

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A design of pulse swallow frequency divider for DRM/DAB/AM/FM frequency synthesizer

LEI Xuemei1，2，WANG Zhigong1，SHEN Lianfeng1，WANG Keping3

(1.School of Information Science and Engineer，Southeast University，210096 Nanjing，China;2.College of Electronic Information Engineering，Inner Mongolia University，010010 Hohhot，China;3.Dept.of Electrical Engineering，University of Washington，98195 Seattle，USA)

For the good performance of DRM/DAB/AM/FM frequency synthesizer，the implementation of a high-speed large division ratio low-power pulse swallow frequency divider is described，which consists of a divided-by-32/33 dual-modulus prescaler(DMP)，a 5 bits swallow counter，an 11-bits programmable divider，and a time sequence control circuit.The different modules of pulse swallow frequency divider apply SCL，TSPC，CMOS static flip-flop DFF，and CMOS static flip-flop DFF with preset to realize the low power，large division ratio，and high speed performances.The chip has been fabricated in a 0.18 μm CMOS process of SMIC and the core area is 270 μm×110 μm.Measured results show that its most high operation frequency is 3.4 GHz and the rang of operation frequency is from 0.9 GHz to 3.4 GHz.And when the operating frequency is 3.4 GHz and division ratio is 45 695，the maximum core power consumption is 3.2 mW under 1.8 V power supply.Its performance satisfies the requirement of DRM/DAB/AM/FM frequency synthesizer.

pulse swallow frequency divider;high speed;large division ratio;low power consumption;DRM/DAB/AM/FM frequency synthesizer

TN792;TN795

A

0367-6234(2014)03-0074-06

2012-12-17.

科技部中小企業(yè)創(chuàng)新基金資助項目(11c26213211234);內(nèi)蒙古自治區(qū)高等學?？茖W技術(shù)研究資助項目(NJZY11016).

雷雪梅 (1972—)女，博士后，副教授;

王志功 (1954—)男，教授，博士生導師;

沈連豐 (1952—)男，教授，博士生導師.

王志功，zgwang@seu.edu.cn.

(編輯 張 宏)