龍 強(qiáng)，田 澤，邵 剛，王 晉

(1.中航工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

一種SATA III的Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)

龍 強(qiáng)1,2，田 澤1,2，邵 剛1,2，王 晉1,2

(1.中航工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

整數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器具有較大的頻率分辨率，不能滿足SATA III的要求，針對(duì)該問題提出了一種SATA III的6 GHz Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器的設(shè)計(jì)。擴(kuò)頻時(shí)鐘產(chǎn)生器基于65 nm CMOS工藝，采用了數(shù)字MASH Sigma-Delta頻率調(diào)制技術(shù)和一個(gè)產(chǎn)生33 kHz的三角波產(chǎn)生器，輸出頻率達(dá)到6 GHz，向下擴(kuò)頻達(dá)到5 000 ppm。測(cè)試結(jié)果表明，在1.2 V的電源電壓下，功耗為48 mW，非擴(kuò)頻時(shí)鐘的峰峰抖動(dòng)為8 ps，電磁干擾降低了15 dB。 Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器克服了整數(shù)分頻器擴(kuò)頻時(shí)鐘產(chǎn)生器的缺點(diǎn)，較好地滿足了SATA III的要求。

擴(kuò)頻時(shí)鐘產(chǎn)生器；Sigma-Delta；SATA III；小數(shù)分頻

0 引言

近年來，隨著芯片的工作速度越來越快，數(shù)據(jù)率也達(dá)到了Gbits/s，由此造成了信號(hào)路徑中的電壓和電流的高次諧波引入的電磁干擾問題愈發(fā)嚴(yán)重。作為高速接口電路中的主要的噪聲源，必須采取各種方法降低電磁干擾。傳統(tǒng)的方法主要是通過切斷或者減小電磁干擾的輻射量，但是這種方法高昂的成本不適合深亞微米電路。基于頻率調(diào)制技術(shù)的擴(kuò)頻時(shí)鐘技術(shù)簡(jiǎn)單、有效，大大降低了成本。基于前人的研究基礎(chǔ)，本文給出了一種創(chuàng)新性Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器的設(shè)計(jì)，將內(nèi)部時(shí)鐘的中心頻率通過頻率調(diào)制，并將功率譜分散到一個(gè)較寬的頻率范圍內(nèi)，提高了擴(kuò)頻時(shí)鐘產(chǎn)生器的頻率分辨率，降低了時(shí)鐘抖動(dòng)和電磁干擾。

1 擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)

在現(xiàn)代通信系統(tǒng)，如SATA中，廣泛采用高速串行連接方式，并采用擴(kuò)頻時(shí)鐘下擴(kuò)頻技術(shù)減小電磁干擾，保證高頻輻射信號(hào)不污染其他電器設(shè)備[1]。下擴(kuò)頻技術(shù)如圖1(a)所示，下擴(kuò)頻將需要的頻率移動(dòng)到fnormal～(1-δ)fnormal之間，fnormal是SATA III的標(biāo)準(zhǔn)頻率，6 GHz。δ為SATA III中規(guī)定的5 000 ppm的調(diào)制系數(shù)，fm為對(duì)應(yīng)的30～33 kHz的三角波調(diào)制頻率。擴(kuò)頻頻率為：

(1)

如圖1(b)所示，采用擴(kuò)頻技術(shù)，電磁干擾減小了7 dB。

圖1 下擴(kuò)頻技術(shù)原理

擴(kuò)頻時(shí)鐘通過改變內(nèi)部時(shí)鐘的中心頻率，大大減小了電磁干擾，在現(xiàn)代通信系統(tǒng)中獲得了廣泛的應(yīng)用?；镜臄U(kuò)頻時(shí)鐘產(chǎn)生器基于鎖相環(huán)架構(gòu)，包括壓控振蕩器、鑒頻鑒相器、電荷泵、低通濾波器、可編程分頻器和擴(kuò)頻時(shí)鐘調(diào)制器。目前主流的擴(kuò)頻時(shí)鐘產(chǎn)生器主要有4種結(jié)構(gòu)。

輸入?yún)⒖紩r(shí)鐘調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器[2]通過將三角波產(chǎn)生器調(diào)制輸入?yún)⒖紩r(shí)鐘完成擴(kuò)頻功能，調(diào)制器產(chǎn)生的周期的輸入頻率信號(hào)和鎖相環(huán)的分頻器的輸出信號(hào)作為鑒頻鑒相器的輸入信號(hào)，壓控振蕩器將周期性的輸出頻率擴(kuò)頻到一定的頻率范圍內(nèi)并分散了輸出信號(hào)的能量。但是在SOC應(yīng)用中，這種方法不能有效處理數(shù)字信號(hào)處理電路對(duì)模擬電路的影響，外部抖動(dòng)信號(hào)降低了擴(kuò)頻頻譜的性能。

振蕩器控制電壓調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器[3]通過直接調(diào)制壓控振蕩器的控制電壓來達(dá)到頻率調(diào)制的目的，由于工藝變化，這種方法的擴(kuò)頻精度受到一定的限制。

輸出相位插值調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器[4]采用了相位插值器實(shí)現(xiàn)擴(kuò)頻功能。對(duì)于傳統(tǒng)的鎖相環(huán)來說，壓控振蕩器的輸出頻率為參考頻率的N倍，N為分頻器的分頻比。對(duì)于輸出相位插值擴(kuò)頻時(shí)鐘產(chǎn)生器來說，擴(kuò)頻時(shí)鐘調(diào)制器控制相位插值器產(chǎn)生輸出相位，壓控振蕩器的輸出頻率為參考頻率的P/(NP+1)倍，其中P為相位的個(gè)數(shù)。但是由于相位插值器較差的線性度，導(dǎo)致在相位切換過程中擴(kuò)頻時(shí)鐘產(chǎn)生器的精度有所降低，電磁干擾抑制性能下降。

分頻器反饋環(huán)路調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器[5]通過調(diào)制分頻器完成擴(kuò)頻功能，通過擴(kuò)頻時(shí)鐘產(chǎn)生器調(diào)制器產(chǎn)生三角波數(shù)字信號(hào)改變分頻器的分頻比可以輕易地實(shí)現(xiàn)頻率調(diào)制。這種方法中，模擬電路和數(shù)字電路對(duì)工藝變化不敏感，可以實(shí)現(xiàn)數(shù)?；旌想娐返膯纹桑巧鲜?種方法中最簡(jiǎn)單有效的方法，非常適合于SATA III的應(yīng)用。

2 基于小數(shù)分頻鎖相環(huán)的擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)

在SATA III中定義了30～33 kHz的調(diào)制頻率和5 000 ppm的調(diào)制量[6]，對(duì)于6 GHz的頻率來說，整數(shù)鎖相環(huán)較大的頻率分辨率不能滿足SATA III的頻偏要求，因此必須采用小數(shù)分頻鎖相環(huán)實(shí)現(xiàn)擴(kuò)頻功能，以滿足SATA III的要求。

2.1 小數(shù)分頻鎖相環(huán)Sigma-Delta調(diào)制器設(shè)計(jì)

一般來說，小數(shù)分頻鎖相環(huán)會(huì)產(chǎn)生分?jǐn)?shù)雜散，使用Sigma-Delta調(diào)制器通過噪聲整形[7]，將量化噪聲推到高頻可以消除分?jǐn)?shù)雜散[8]。本文采用了基于Sigma-Delta小數(shù)分頻鎖相環(huán)的擴(kuò)頻時(shí)鐘產(chǎn)生器，擴(kuò)頻時(shí)鐘產(chǎn)生器的架構(gòu)如圖2所示。

圖2 Sigma-Delta小數(shù)分頻鎖相環(huán)擴(kuò)頻時(shí)鐘產(chǎn)生器

擴(kuò)頻時(shí)鐘產(chǎn)生器包括鑒頻鑒相器、電荷泵、壓控振蕩器、低通濾波器、高速預(yù)分頻器、多模分頻器(MMD)、Sigma-Delta調(diào)制器和三角波產(chǎn)生器。三角波產(chǎn)生器產(chǎn)生一個(gè)30～33 kHz的周期性三角頻率，并控制二階Sigma-Delta調(diào)制器，Sigma-Delta調(diào)制器輸出一個(gè)-1～2隨機(jī)整數(shù)。通過將Sigma-Delta調(diào)制器的輸出轉(zhuǎn)化成多模分頻器的二進(jìn)制比特流，多模分頻器的模從118(N-2)變化到121(N+1)，在反饋回路中實(shí)現(xiàn)了小數(shù)分頻鎖相環(huán)的連續(xù)頻率調(diào)制。擴(kuò)頻頻率如式(2)所示，其中m=(0,1～38～1,0)，k為Sigma-Delta調(diào)制器累加器的比特?cái)?shù)，N為多模分頻器的分頻比[9]。

(2)

假如m=38，k=6，N=120，調(diào)制量δ為：

(3)

2.2 LC 壓控振蕩器設(shè)計(jì)

LC壓控振蕩器的電路結(jié)構(gòu)如圖3所示，壓控振蕩器包含1個(gè)交叉耦合負(fù)阻產(chǎn)生電路、1個(gè)恒定gm偏置電流產(chǎn)生電路[10]和PN結(jié)可變電容器CVPN。Vcntrl為壓控振蕩器的控制電壓。數(shù)字可變電容陣列采用數(shù)字控制[11]，保證了工藝變化條件下壓控振蕩器的頻率覆蓋范圍[12]。

圖3 LC壓控振蕩器電路結(jié)構(gòu)

2.3 高速預(yù)分頻器設(shè)計(jì)

由于壓控振蕩器具有較高的震蕩頻率，同時(shí)多模分頻器的最高工作頻率較低，因此需采用高速預(yù)分頻電路，將振蕩器的震蕩頻率減小一半，高速預(yù)分頻電路采用電流模邏輯(CML)電路，高速預(yù)分頻電路結(jié)構(gòu)如圖4所示，高速預(yù)分頻電路采用2個(gè)CMLD鎖存器構(gòu)成主從觸發(fā)器，同時(shí)引入負(fù)反饋，實(shí)現(xiàn)了預(yù)分頻電路的除2功能[13]。

圖4 高速預(yù)分頻電路

2.4 多模分頻器設(shè)計(jì)

多模分頻器[14]的電路結(jié)構(gòu)如圖5所示，多模分頻器由n位2/3雙模分頻電路串聯(lián)構(gòu)成，Sigma-Delta調(diào)制器產(chǎn)生一個(gè)多比特位的字符串控制2/3雙模分頻器，通過調(diào)整比特位來改變多模分頻器的分頻比。多模分頻器的分頻比為：

(4)

式中，n=6，分頻比介于118和121之間。

圖5 多模分頻器電路結(jié)構(gòu)

2.5 多級(jí)噪聲整形(MASH)Sigma-Delta調(diào)制器設(shè)計(jì)

如果分頻器的模直接由計(jì)數(shù)器控制，分頻器周期性地開關(guān)會(huì)導(dǎo)致分頻器周期性地積累誤差，相位誤差通常在分頻器一個(gè)固定的分頻比上累積，在下一個(gè)分頻比上，相位誤差會(huì)逐漸的補(bǔ)償。因此相位誤差顯著地影響低通濾波器的幅度進(jìn)而導(dǎo)致分?jǐn)?shù)雜散。采用多級(jí)噪聲整形(MASH)Sigma-Delta調(diào)制器[15]將量化噪聲推到高頻頻率[16]。本文采用的二階MASH Sigma-Delta調(diào)制器由2個(gè)級(jí)聯(lián)的二階Sigma-Delta調(diào)制器構(gòu)成，這種調(diào)制器是無條件穩(wěn)定的，可以大大地降低分?jǐn)?shù)雜散。Sigma-Delta調(diào)制器采用全數(shù)字架構(gòu)，其架構(gòu)如圖6所示，包含累加器和寄存器，噪聲傳遞函數(shù)為：

N[Z]=f[Z]+(1+Z-1)2qa[Z]。

(5)

圖6 MASH 1-1 Sigma-Delta調(diào)制器架構(gòu)

3 測(cè)試結(jié)果分析

擴(kuò)頻時(shí)鐘產(chǎn)生器采用SMIC65nmCMOS工藝，其芯片顯微照片如圖7所示。采用數(shù)字MASHSigma-Delta頻率調(diào)制技術(shù)和一個(gè)產(chǎn)生33kHz的三角波產(chǎn)生器，輸出頻率達(dá)到6GHz，向下擴(kuò)頻達(dá)到5 000ppm。在1.2V的電源電壓下，功耗為48mW，非擴(kuò)頻時(shí)鐘的峰峰抖動(dòng)為8ps。

圖7 擴(kuò)頻時(shí)鐘產(chǎn)生器芯片顯微照片

本文采用了Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生技術(shù),將量化噪聲推到高頻頻率，減小了時(shí)鐘抖動(dòng)，電磁干擾降低了15dB。電磁干擾抑制測(cè)試結(jié)果如圖8所示。

圖8 電磁干擾抑制

測(cè)試結(jié)果比較如表1所示，其中擴(kuò)頻量均為5 000ppm。由表1可知，Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生技術(shù)采用先進(jìn)的65nmCMOS工藝，在芯片面積、功耗以及EMI減小方面具有明顯的優(yōu)勢(shì)。

4 結(jié)束語(yǔ)

Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器克服了輸入?yún)⒖紩r(shí)鐘調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器、振蕩器控制電壓調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器、輸出相位插值調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器和分頻器反饋環(huán)路調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器等擴(kuò)頻時(shí)鐘產(chǎn)生器的缺點(diǎn)，并采用MASH Sigma-Delta調(diào)制器等創(chuàng)新性技術(shù)，克服了自身缺點(diǎn)，各項(xiàng)設(shè)計(jì)指標(biāo)完全滿足SATA III對(duì)擴(kuò)頻時(shí)鐘的要求，各項(xiàng)測(cè)試結(jié)果符合SATA III協(xié)議要求，對(duì)于更高數(shù)據(jù)率的SerDes具有很強(qiáng)的適應(yīng)性和兼容性，可廣泛兼容PCIE3.0、SATA3.0等協(xié)議。

[1] SerialATA Revision 2.6 Specification.Serial ATA Interna tional Organization[S].

[2] LEE H R,KIM O,AHN G,et al.A Low Jitter 5 000 ppm Spread Spectrum Clock Generator for Multi-channel SATA Transceiver in 0.18 mm CMOS[C]∥Proc.IEEE Int.Solid-State Circuit Conf.,2005:162-163.

[3] KOKUBOM.Spread-spectrum Clock Generator for Serial ATA Using Fractional PLL Controlled by ΔΣ Modulator with Level Shifter[C]∥Proc.IEEE Int. Solid-State Circuit Conf.,2005:160-161.

[4] CHEN W T,HSU J C,LUNE H W,et al.A Spread Spectrum Clock Generator for SATA-III[J].IEEE International Symposium on Circuits and Systems,2005(3):2 643-2 646.

[5] SHIN J S,SEO I L,KIM J Y,et al.Low-jitter Added SSCG with Seamless Phase Selection and Fast AFC for 3rd Generation Serial-ATA[C]∥IEEE Custom Integrated Circuits Conference,2006:409-412.

[6] 宋廣怡.超寬帶高速數(shù)據(jù)傳輸技術(shù)研究[J].無線電工程,2014,44(5):23-25.

[7] 趙鎖軍,李 偉,劉英超.一種寬帶高速跳頻頻率合成器的設(shè)計(jì)[J].無線電工程,2014,44(1):68-71.

[8] 吳俊晨,任文成,徐志平.利用PLL減小時(shí)鐘前沿抖動(dòng)的研究[J].無線電工程,2013,43(2):52-54.

[9] 余 江,曹云建,熊 韜.一種2～4 GHz寬帶接收機(jī)的小型化前端設(shè)計(jì)[J].無線電通信技術(shù),2016,42(2):96-98.

[10] DECA,SUYAMA K.RF Micromachined Varactor with Wide Tuning Range[J].IEEE,Radio Frequency Integrated Circuits (RFIC) Symposium,1998,33(11):922-924.

[11] YU Yueh-hua,SU Feng-kuan,EMERY CHEN Yi-Jan,et al.A 1 V Wide Tuning Range VCO for UHF DTV Tuner[C]∥Microwave Conference,AMPC 2007，Asia-Pacific,2007:1-4.

[12] KIM Jongsik,SHIN Jaewook,KIM Seungsoo,et al.A Wide-Band CMOS LC VCO With Linearized Coarse Tuning Characteristics[C]∥Circuits and Systems II:Express Briefs,IEEE Transactions on ,2008:309-403.

[13] HASSAN H,ANIS M,ELMASRY M.MOS Current Mode Circuits:Analysis,Design and Varialibity[J].IEEE Transactions on Very Large Scale Integration Systems,2005,13(8):885-898.

[14] 曲 勃,周建軍,莫婷婷.一種新型7.5 GHz 3.4 mA相位切換三模預(yù)分頻器[J].信息技術(shù)，2008,32(10)：38-40.

[15] LI Di,YANG Yin-tang,WANG Jiang-an,et al.Design of a Low Power GPS Receiver in 0.18 μm CMOS Technology with a ΣΔ Fractional-N Synthesizer[J].J Zhejiang Univ-Sci C (Comput & Electron),2010，11(6):444-449.

[16] MUERB De,STEYAERT M.CMOS Fractional-N Synthesizers:Design for High Spectral Purity and Monolithic Integration[C]∥Norwell:Kluwer Academic Pubilshers,2003:53-61.

[17] SONG Min-young.Piecewise Linear Modulation Technique fo r Spread Spectrum Clock Generation[J].IEEE Transactions on Very Large Scale Integration (VLSI) Systems,2013(21):1 234-1 245.

[18] CHOI Young-ho.A Fractional-N Frequency Divider for SSCG Using a Single Dual-modulus Integer Divider and a Phase Interpolator[C]∥SoC Design Conference (ISOCC),International,2012:68-71.

龍 強(qiáng) 男，(1979—)，博士，工程師。主要研究方向：射頻集成電路鎖相環(huán)以及射頻前端。

田 澤 男，(1967—)，博士，研究員。主要研究方向：VLSI設(shè)計(jì)、SoC設(shè)計(jì)方法學(xué)、嵌入式微處理器體系結(jié)構(gòu)與VLSI實(shí)現(xiàn)和嵌入式應(yīng)用系統(tǒng)開發(fā)。

Design of a SATA III SSCG Based on Sigma-Delta Fraction-N Synthesizer

LONG Qiang1,2,TIAN Ze1,2,SHAO Gang1,2,WANG Jin1,2

(1.AeronauticalComputingTechniqueResearchInstituteofAVIC,Xi’anShaanxi710068,China;2.AeronauticalScienceandTechniqueKeyLaboratoryofIntegrateCircuitandMicro-systemDesign,Xi’anShaanxi710068,China)

Due to larger frequency resolution,integer frequency division spread spectrum clock generating appliances can not meet the requirements of SATA III.In this paper,a 6 GHz Sigma-Delta Fraction-N spread spectrum clock generator(SSCG) for serial AT Attachment Generation 3 (SATA III) is presented.Employing digital MASH Sigma-Delta modulator and 33 kHz triangular profile address generator,the SSCG achieves an output clock of 6 GHz which has an 5 000 ppm down spread spectrum amount.The SSCG is designed based on 65 nm CMOS process.The power dissipation is 48 mW under a 1.2 V supply.The peak-to-peak jitter of non spread spectrum clock is 8 ps.And the EMI reduction is 15 dB with normal frequency spread modulation from 6 GHz to 5.97 GHz.The Sigma-Delta Fraction-N spread spectrum clock generator overcomes the disadvantages of integer frequency division spread spectrum clock generator,satisfying the requirement of SATA III.

SSCG;Sigma-Delta;SATA III;Fraction-N divider

10.3969/j.issn.1003-3106.2017.01.15

龍 強(qiáng),田 澤,邵 剛,等.一種SATA III的Sigma-Delta小數(shù)分頻擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)[J].無線電工程,2017,47(1):62-66.

2016-10-19

總裝備部預(yù)研基金資助項(xiàng)目(9140A08010712HK6101)。

TN792

A

1003-3106(2017)01-0062-05