申建廣,陶濤,2,梅雪松,2,許睦旬,劉善慧,彭志會

(1.西安交通大學機械工程學院, 710049, 西安; 2.西安交通大學機械制造系統(tǒng)工程國家重點實驗室, 710049, 西安)

一種任意比率電子齒輪分頻器的實現(xiàn)方法

申建廣1,陶濤1,2,梅雪松1,2,許睦旬1,劉善慧1,彭志會1

(1.西安交通大學機械工程學院, 710049, 西安; 2.西安交通大學機械制造系統(tǒng)工程國家重點實驗室, 710049, 西安)

針對滾齒機數(shù)控系統(tǒng)電子齒輪箱的設計要求,提出了一種根據(jù)現(xiàn)場可編程門陣列和Bresenham算法的任意比率電子齒輪分頻器的實現(xiàn)方法。該方法的實現(xiàn)原理是將計算機圖形學上描繪由兩點所決定的直線的算法應用到電子齒輪的脈沖頻率分頻上,采用硬件描述語言來實現(xiàn)電子齒輪分頻。該方法對Bresenham算法進行了改進,將累計誤差值和溢出斜率修改為整數(shù),使算法只涉及整數(shù)的加減運算,因此更快捷、更可靠。軟件仿真和實驗結果表明,所提出的電子齒輪分頻方法可使分頻過程更為簡便,不僅減少了硬件資源耗費,而且算法具有較強的實用性。

滾齒機;電子齒輪;Bresenham算法;任意分頻器

在滾齒機數(shù)控系統(tǒng)中,電子齒輪功能及脈沖合成的組合可以完成展成運動和差動運動,是滾齒運動控制的關鍵[1]。電子齒輪實現(xiàn)了機械傳動的電氣化,齒輪比可以任意改變,可以隨時增加電子齒輪的數(shù)量,使用靈活方便,傳動比范圍大,而且傳遞運動的精度高,在簡化機械傳動系統(tǒng)、替代內(nèi)聯(lián)傳動方面得到了廣泛的應用[2]。

目前,電子齒輪的實現(xiàn)方式主要有硬件實現(xiàn)的模擬式的電子齒輪、軟件實現(xiàn)的電子齒輪,以及利用鎖相環(huán)方式實現(xiàn)的電子齒輪等[3-5]。在滾齒機數(shù)控系統(tǒng)中,需要用到多種頻率的時鐘脈沖信號,考慮到同步性和硬件成本的影響不可能為每個時鐘信號提供晶振,因此電子齒輪需要通過設計數(shù)字電路分頻器的方式來實現(xiàn)。數(shù)字分頻器的設計方法主要有奇數(shù)分頻器設計、偶數(shù)分頻器設計和分數(shù)分頻器設計[6-7],其中分數(shù)分頻器的實現(xiàn)方法最為復雜。文獻[3]提出了任意整數(shù)分頻器的實現(xiàn)方法,文獻[6-8]分別提出了不同小數(shù)分頻器的實現(xiàn)方法,該方法可以實現(xiàn)分數(shù)分頻,但算法涉及乘除運算和浮點運算,運算速度和資源消耗較大。文獻[9]設計的任意分數(shù)分頻器,通過采用2個整數(shù)分頻來實現(xiàn)分數(shù)的分頻,但是在實現(xiàn)之前需要軟件實現(xiàn)相關的計算,在實際的現(xiàn)場可編程門陣列(FPGA)中控制2種分頻信號的均勻分布也比較復雜,不同分數(shù)對應的2種整數(shù)分頻出現(xiàn)的次數(shù)差異較大且均勻化較為困難,造成這種方法的穩(wěn)定性不好,輸出信號易抖動[10],而且不同分頻系數(shù)誤差的出現(xiàn)形式和位置也不盡相同。Thomas等人提出了基于Bresenham算法的分數(shù)分頻器設計[11],該方法運算簡單快捷、穩(wěn)定性較好,但只能應用于實現(xiàn)分頻系數(shù)小于1/2的分數(shù)分頻。

本文對Bresenham算法[12]進行了改進,采用Verilog-HDL硬件語言在FPGA上進行了算法實現(xiàn)和電路綜合,設計出了通用的任意分數(shù)分頻器。通過FPGA實現(xiàn)脈沖式電子齒輪的功能,并結合硬件電路和軟件控制完成了電子齒輪的設計。本文通過QuartusII軟件平臺進行了仿真,并在自主開發(fā)的滾齒機數(shù)控系統(tǒng)中對該實現(xiàn)方法進行了實驗驗證,證明了該方法可行性強,具有配置靈活、實時性高、精度高的特點。

1 電子齒輪分頻原理

電子齒輪在數(shù)控系統(tǒng)中是通過對輸入和輸出脈沖頻率進行處理來實現(xiàn)運動控制的,因此實現(xiàn)任意傳動比電子齒輪的關鍵是如何設計任意分頻比率的分頻器。設計出的分頻器電路應滿足如下關系式

(1)

式中:fo為輸入頻率;fi為輸出頻率;N、D為整數(shù),且N

1.1Bresenham算法

E:累計誤差

Bresenham算法是經(jīng)典的直線生成算法[12],算法框圖如圖1所示。如圖2所示,選用電腦系統(tǒng)常用坐標系,從(x0,y0)繪畫直線至右下角的點(x1,y1),x、y分別代表其水平及垂直坐標,并且x1-x0>y1-y0。x、y的值分別向右及向下增加,而兩點間的水平距離為x1-x0且垂直距離為y1-y0。由此可知,該線的斜率必定在1～0之間。此算法的目的就是找出在x0與x1之間、與第x行相對應的第y列,從而得出像素點,使得該像素點的位置最接近原始的直線。

圖2 Bresenham直線

1.2 算法改進

對Bresenham算法進行改進,使ΔE等于Δx,溢出斜率由0.5修改為Δy,從而算法只涉及整數(shù)的加減運算,因此更快捷、更可靠。改進算法如圖3所示。

圖3 Bresenham改進算法

將Bresenham算法應用到FPGA硬件電路中,設x坐標像素點為輸入脈沖,y坐標像素點為輸出脈沖,即每當輸入N個脈沖時,便可得到D個輸出脈沖。

2 分頻器設計

根據(jù)改進的Bresenham直線算法,設計出了一種任意分數(shù)分頻器。當一個控制周期內(nèi)輸入脈沖為fi時,輸出的脈沖為fo。fi和fo的關系如下

(2)

如果把這個控制周期縮短為fi=D,則這個周期內(nèi)輸出的脈沖數(shù)為N,即控制周期很短,因此可以由FPGA進行控制,分頻器的原理如圖4所示。

圖4 采用Bresenham算法的任意分數(shù)分頻器的原理圖

當系統(tǒng)輸入一個脈沖時,寄存器的值累加N,當累加值大于D時即輸出一個脈沖,然后將累加器2的值放入寄存器中,在輸入下一個脈沖時繼續(xù)累積,依次循環(huán)。因此,當輸入脈沖個數(shù)為D時,輸出的脈沖個數(shù)剛好為N,依次類推,就可以完成整個輸入脈沖序列的分頻輸出。

圖5 分頻系數(shù)為5/13的分頻示意圖

當D為N的整數(shù)倍時,即可實現(xiàn)任意整數(shù)的分頻。當N

3 仿真及實驗結果

3.1 誤差分析

根據(jù)Bresenham改進算法的分頻原理,對于分頻系數(shù)為N/D的電子齒輪,因為輸出的脈沖是單個的,因此輸入和輸出之間是有誤差的,最大的輸出誤差為1個脈沖。為了計算出電子齒輪脈沖輸出誤差,輸入脈沖從0開始計數(shù),令輸入fi個脈沖時的輸出脈沖為0,并且輸入fi+1個脈沖時輸出1個脈沖,此時對應的fi即為最大輸入脈沖數(shù),并對應最大輸出脈沖誤差,用數(shù)學關系表示如下

(3)

因此可以計算得出

(4)

由此對應電子齒輪的輸出脈沖誤差為

(5)

由式(5)可以看出,電子齒輪輸出脈沖的最大輸出誤差始終小于1個脈沖,并且輸出誤差隨輸入脈沖呈現(xiàn)周期為D的周期性變化。

3.2 仿真及實驗結果

為驗證所設分頻器是否能達到預期效果,本文通過Quartus II對其進行了綜合和仿真實驗。綜合電路圖如圖6所示,用FPGA電路來完成該電子齒輪分頻器的設計,僅占用15個邏輯單元(LE),從而提高了執(zhí)行效率,降低了資源消耗。

Quartus II的仿真結果如圖7所示,圖中clk_in、clk_out分別表示輸入脈沖和輸出脈沖,err為累加器,可以看出圖7中的仿真值和圖5中的理論值是一致的。

為進一步驗證電子齒輪的分頻效果,采用自行設計的基于FPGA與雙MCU的滾齒機專用數(shù)控系統(tǒng),對電子齒輪的實際分頻信號進行采集,并對采用電子齒輪控制的主軸電機和工件軸電機的實際位置進行采集,實驗裝置如圖8所示。實驗采用基頻頻率為100 MHz的時鐘頻率,主軸的速度為60 mm/min,電子齒的分頻系數(shù)為5/13,實驗結果如圖9所示。圖9中分頻結果與仿真結果相一致,主軸和工件軸的轉(zhuǎn)速v都能夠嚴格保持設定的電子齒輪比。

圖6 分頻器綜合電路圖

圖7 分頻系數(shù)為5/13的仿真結果

圖8 滾齒機專用數(shù)控系統(tǒng)

(a)分頻實驗結果

(b)滾齒機速度實驗結果

4 結 論

本文通過對Bresenham算法進行改進,將其應用到數(shù)控滾齒機的電子齒輪分頻控制上,設計出了一種任意比率的電子齒輪分頻器。本文所設計的電子齒輪算法只涉及整數(shù)的加減運算,不僅使分頻過程更為簡單和可靠,而且減少了硬件資源的耗費。仿真和實驗結果表明,本文所設計的電子齒輪分頻器方法新穎、設計簡單、使用靈活,具有輸出脈沖均勻、精度高、實時性好的實用特性。

[1] 胡赤兵, 田芳勇, 姜衍倉. 電子齒輪箱在非圓齒輪滾齒加工中的應用 [J]. 機械設計與制造, 2009(12): 79-81. HU Chibing, TIAN Fangyong, JIANG Yancang. Application of the electrical gearbox in the hobbing non-circular gear [J]. Machinery Design & Manufacture, 2009(12): 79-81.

[2] DINSDALE J, JONES P F, Thorneycroft M. The electronic gearbox-computer software replaces mechanical couplings [J]. CIRP Annals: Manufacturing Technology, 1982, 31(1): 247-249.

[3] TIAN Hongli, SHI Shuo. Controllable arbitrary integer frequency divider based on VHDL [C]∥2009 International Joint Conference on Artificial Intelligence. Amsterdam, Netherlands: Artificial Intelligence, 2009: 691-694.

[4] SEONCHEOL K, YOUNGSIK K. A fractional-NPLL frequency synthesizer design [C]∥Proceedings of the IEEE Southeast Conference 2005. Piscataway, NJ, USA: IEEE, 2005: 84-87.

[5] 滕福林, 李宏勝, 溫秀蘭, 等. 電子齒輪比對輪廓誤差及加工效率影響的研究 [J]. 中國機械工程, 2012, 23(13): 1607-1610. TENG Fulin, LI Hongsheng, WEN Xiulan, et al. Research on influences on contour error and cutting efficiency from electrical gear-ratio [J]. Chinese Mechanical Engineering, 2012, 23(13): 1607-1610.

[6] 常興旺, 李孝輝, 王玉蘭, 等. 基于FPGA的小數(shù)分頻的研究與設計 [J]. 電子測量與儀器學報, 2009(增刊): 253-255. CHANG Xingwang, LI Xiaohui, WANG Yulan, et al. Design of decimal fraction frequency divider based on FPGA technology [J]. Journal of Electronic Measurement and Instrument, 2009(Supplement): 253-255.

[7] 馮焱, 周海東, 忤婷, 等. 多模式定位系統(tǒng)接收機中的分數(shù)頻率綜合器 [J]. 西安交通大學學報, 2011, 43(12): 35-39. FENG Yan, ZHOU Haidong, WU Ting, et al. A fractional-n frequency synthesizer for multi-mode positioning system receivers [J]. Journal of Xi’an Jiaotong University, 2011, 43(12): 35-39.

[8] GU Liangling, ZHOU Nanquan. Research of frequency divider based on programmable logic device [J]. Procedia Environmental Sciences, 2011, 10: 820-824.

[9] HU Xiaoping, LIN Yunfeng. Realization on decimal frequency divider based on FPGA and Quartus II [C]∥Communication in Computer and Information Science. Berlin, German: Springer, 2011: 350-356.

[10]尹輝炳, 張濤. 基于VHDL的全數(shù)字分數(shù)分頻器設計 [J]. 科學技術與工程, 2006, 6(12): 1609-1611. YIN Huibing, ZHANG Tao. The design of total digitized fractional frequency divider based on VHDL [J]. Science Technology and Engineering, 2006, 6(12): 1609-1611.

[11]PREUBER T B, SPALLEK R G. Analysis of a fully-scalable digital fractional clock divider [C]∥International Conference on Application-specific Systems. Samos, Greece: Architectures and Processors, 2006: 133-177.

[12]JACK E B. Algorithm for computer control of a digital plotter [J]. IBM Systems Journal, 1965, 4(1): 25-30.

(編輯 管詠梅)

RealizationofArbitraryRatioFrequencyDivisionElectronicGear

SHEN Jianguang1,TAO Tao1,2,MEI Xuesong1,2,XU Muxun1,LIU Shanhui1,PENG Zhihui1

(1. School of Mechanical Engineering, Xi’an Jiaotong University, Xi’an 710049, China; 2. State Key Laboratory for Manufacturing Systems Engineering, Xi’an Jiaotong University, Xi’an 710049, China)

A new electronic gear based on Bresenham algorithm and field-programmable gate array (FPGA) is presented to realize the arbitrary ratio fractional frequency for the design of hobbing machine CNC system. The basic principle of this realization method determines the order to form a closer approximation to a straight line between two given points, which is usually used to draw lines on a computer screen, and applied for fractional frequency divider at arbitrary ratio in hardwere description language (HDL) on the FPGA. This new algorithm eliminates expensive multiplications and divisions as well as numerical scaling to integer-only arithmetic, so achieves high efficiency and good stability. Generic synthesizable Verilog-HDL design following this algorithm is simulated on Quartus II system and examined by synthesis examples on CNC system.

gear hobbing machine; electronic gear; Bresenham algorithm; fractional frequency divider

10.7652/xjtuxb201401016

2013-07-01。 作者簡介: 申建廣(1984—),男,博士生;陶濤(通信作者),男,教授,博士生導師。 基金項目: 國家科技支撐計劃資助項目(2013BAF04B01)。

時間: 2013-10-17 網(wǎng)絡出版地址: http:∥www.cnki.net/kcms/detail/61.1069.T.20131017.0827.015.html

TN772

:A

:0253-987X(2014)01-0096-05