單 菡

（江蘇科技大學(xué)，鎮(zhèn)江 212003）

0 引言

鎖相(Phase Lock)技術(shù)是一種相位反饋頻率控制技術(shù)，該技術(shù)在鎖定時無剩余頻差，并具有良好的窄帶載波跟蹤性能和帶寬調(diào)制跟蹤性能，而且對相位噪聲和雜散也具有很好的抑制作用。因此，通過鎖相頻率合成技術(shù)實現(xiàn)的頻率源已在通信、電視等領(lǐng)域得了廣泛應(yīng)用。本文介紹的基于ADF4156與ADF5001的微波本振源設(shè)計就是應(yīng)用鎖相技術(shù)結(jié)合RF預(yù)分頻器實現(xiàn)微波本振源。

1 工作原理

本文所述微波本振源是由通過PLL頻率合成器（包含低噪聲數(shù)字鑒頻鑒相器(PFD)、精密電荷泵和可編程參考分頻器組成）、環(huán)路濾波器，壓控振蕩器、RF外部預(yù)分頻器和高穩(wěn)定度參考時鐘五部分形成鎖相環(huán)電路來實現(xiàn)的，其原理框圖如圖1所示。

圖1 鎖相環(huán)原理框圖

頻率合成器在鎖相環(huán)（PLL）中工作，鑒頻鑒相器（PFD）將反饋頻率與參考時鐘基準(zhǔn)頻率的某一分頻形式相比較。PFD的輸出電流脈沖經(jīng)過濾波和積分，產(chǎn)生一個電壓。此電壓驅(qū)動一個外部電壓控制振蕩器（VCO）提高或降低頻率，從而驅(qū)動PFD的平均輸出接近零。

頻率分頻器分頻，參考時鐘分頻器將基準(zhǔn)參考輸入時鐘頻率降至PFD頻率（FPFD=FREF/R）,反饋小數(shù)分頻器（N）計數(shù)器和RF外部預(yù)分頻器（P）降低輸出頻率，在PFD處與經(jīng)過分頻的基準(zhǔn)參考時鐘頻率相比較，達到均衡時，這兩個頻率相等，則有(FOUT/P)/N= FREF/R，因此輸出頻率FOUT= (FREF/R)×P×N，小數(shù)N分頻器內(nèi)置一個Σ-Δ型小數(shù)插值器，能夠?qū)崿F(xiàn)可編程小數(shù)N分頻。INT、FRAC和MOD寄存器可構(gòu)成一個總N分頻器(N = (INT+ (FRAC/MOD)))。因此當(dāng)輸出頻率FOUT= (FREF/R)×P×(INT + (FRAC/MOD))時，鎖相環(huán)電路達到瑣相穩(wěn)定狀態(tài)。

2 器件介紹

ADF4156是一款6 GHz小數(shù)N分頻頻率合成器，它由低噪聲數(shù)字鑒頻鑒相器(PFD)、精密電荷泵和可編程參考分頻器組成。該器件內(nèi)置一個Σ-Δ型小數(shù)插值器，能夠?qū)崿F(xiàn)可編程小數(shù)N分頻。INT、FRAC和MOD寄存器可構(gòu)成一個總N分頻器(N＝(INT + (FRAC/MOD)))。RF輸出相位可通過編程設(shè)置，適合要求輸出與基準(zhǔn)之間存在特定相位關(guān)系的應(yīng)用。ADF4156還具有周跳減少電路，可進一步縮短鎖定時間，而無需修改環(huán)路濾波器。

ADF5001預(yù)分頻器是一款低噪聲、低功耗、固定RF分頻器模塊，可用來將高達18GHz的頻率分頻至適合輸入到ADF4156 或 ADF4106等PLL IC的較低頻率。ADF5001提供4分頻功能，采用3.3V電源供電，具有差分100Ω RF輸出，可以直接與ADF4156和ADF4106等PLL的差分RF輸入接口。

3 電路設(shè)計與實現(xiàn)

本電路主要由五部分瑣相環(huán)（PLL）頻率合成芯片ADF4156、壓控振蕩器DXO11751220-5、RF外部預(yù)分頻器ADF5001、高穩(wěn)定度恒溫晶體、環(huán)路濾波電路組成 (如圖2所示)。以產(chǎn)生12GHz穩(wěn)定微波本振源信號為例詳細(xì)說明具體實施步驟。

3.1 器件選擇

圖2 微波本振源電路圖

ADI公司的ADF4156小數(shù)N分頻頻率合成芯片，因其性能優(yōu)異，使用靈活，被選為本設(shè)計鎖相環(huán)電路實現(xiàn)的核心器件。由于設(shè)計要求產(chǎn)生12GHz穩(wěn)定微波本振源信號，因此壓控振蕩器VCO的頻率范圍必須包含此頻率，本電路選擇了Synergy Microwave公司的微波VCO DXO11751220-5，頻率范圍為11750 ——12200MHz；PLL頻率合成器的反饋輸入射頻頻率一般不超過6GHz，因此在壓控振蕩器VCO到PLL頻率合成器的反饋中必須加入RF外部預(yù)分頻器以降低反饋輸入射頻頻率，本設(shè)計中選用ADF5001固定4分頻器；本設(shè)計選用壓控振蕩器VCO具有0.5V至15V的寬輸入調(diào)諧范圍，這要求在低電壓ADF4156（電荷最大輸出為5.5V）與VCO輸入間采用有源PLL環(huán)路濾波器。OP184由于噪聲性能佳，且具有軌到軌輸入/輸出，被選為該有源環(huán)路濾波器的運算放大器。參考基準(zhǔn)時鐘，選擇中電集團13研究所的OX3系列高穩(wěn)定度恒溫晶體，本設(shè)計中選用100MH恒溫晶體。

3.2 鎖相環(huán)頻率合成器參數(shù)設(shè)定

圖3為瑣相環(huán)頻率合成器ADF4156原理框圖。該頻率合成器數(shù)字部分包括一個5位RF R計數(shù)器、一個12位RF N計數(shù)器、一個12位FRAC計數(shù)器和一個12位模數(shù)計數(shù)器。通過該器件提供的SPI接口對其內(nèi)部5個32位移位寄存器寫入數(shù)據(jù)，來實現(xiàn)各計數(shù)器的具體參數(shù)配置，詳情參考ADF4156數(shù)據(jù)手冊。

圖3 ADF4156原理框圖

本設(shè)計選用100MHz高穩(wěn)定度恒溫晶體作為參考時鐘輸入，要求產(chǎn)生12GHz的穩(wěn)定微波本振源。如圖3所示，由于ADF4156的N分頻器的Σ-Δ電路存在速度限制，PFD工作頻率不能超過32MHz，因此令鑒相頻率FPFD為25MHz,而參考基準(zhǔn)時鐘為100MHz,需要對其進行內(nèi)部4分頻，由于ADF4156內(nèi)部存在2分頻器，因此只需將R寄存器值設(shè)置為2，即可實現(xiàn)參考基準(zhǔn)時鐘的4分頻。根據(jù)鎖相環(huán)原理器，當(dāng)達到均衡時，鑒頻鑒相器（PFD）兩個輸入端口頻率相等，有(FOUT/P)/N=FREF/R=25MHz，（P在本例中為固定4，F(xiàn)OUT=12GHz）,則可計算出N=120，根據(jù)器件數(shù)據(jù)手冊要求，在低雜散模式下，MOD計數(shù)器最小容許值為50，設(shè)置MOD值為130（也可以設(shè)置為別的值，取決與設(shè)計要求的通道步進分辨率FPFD/MOD），INT、FRAC和MOD計數(shù)器可構(gòu)成一個總N分頻器(N = (INT + (FRAC/MOD)))，而N=120，MOD=130，所以INT=120,FRAC=0。ADI公司提供的鎖相環(huán)輔助設(shè)計工具ADISimPLL可以幫助實現(xiàn)PLL頻率合成器各計數(shù)器值的參考設(shè)計，方便寄存器的配置。

3.3 環(huán)路濾波器設(shè)計

本設(shè)計選用壓控振蕩器VCO具有0.5V至15V的寬輸入調(diào)諧范圍，這要求在低電壓ADF4156（電荷最大輸出為5.5V）與VCO輸入間采用有源PLL環(huán)路濾波器。實現(xiàn)這種結(jié)構(gòu)的最簡單方法是在無源環(huán)路濾波器之后添加一個增益級。運算放大器輸出噪聲將饋通至RF輸出，并通過有源濾波器響應(yīng)整形，因此噪聲低。軌到軌輸入操作也是PLL有源濾波器的重要考慮因素，因為可使用單運算放大器電源。這是因為電荷泵輸出(CPOUT)在上電時將以0V啟動，對不具有軌到軌輸入電壓范圍的運算放大器可能造成問題。這也使得運算放大器的同相輸入可偏置到高于地電壓，且對電阻不匹配或溫度變化引起的任何偏置電壓變化內(nèi)置余量。建議將偏置電平大約設(shè)置為電荷泵電源(VP)的一半，既滿足輸入電壓范圍要求又留有充足余量，并獲得最佳的電荷泵雜散性能。本電路采用VP=5V進行測量，運算放大器共模偏置電壓=2.2V。為了將基準(zhǔn)噪聲饋通降至最小，在同相運算放大器輸入引腳附近放置1μF的大去耦電容，如圖2所示。該電容和47kΩ的電阻形成截止頻率低于10Hz的RC濾波器。

通常環(huán)路濾波器的設(shè)計帶寬一般要低于為鑒相頻率的1/10，絕對不能超過1/5，否則容易造成失鎖，實際應(yīng)用中為了更好的抑制帶外噪聲，設(shè)計時通常帶寬要低于鑒相頻率的1/10很多，本設(shè)計中鑒相頻率FPFD=25MHz，設(shè)置環(huán)路濾波器的帶寬為30KHz,相位，相位裕度為45度，使用ADI公司仿真輔助工具ADIsimPLLADI公司仿真輔助工具ADIsimPLL 工具進行仿真計算，得到環(huán)路濾波器的各參數(shù)如圖2所示，最后根據(jù)實際電路做微調(diào)。

3.4 向鎖相環(huán)頻率合成器的寄存器寫參數(shù)

可選用單片機、CPLD芯片或者FPGA芯片等等各種芯片向鎖相環(huán)頻率合成器的寄存器內(nèi)寫參數(shù)。鎖相環(huán)頻率合成器提供SPI接口，芯片的CLOCK、DATA、LE三個管腳負(fù)責(zé)接收外來數(shù)據(jù)，時序關(guān)系如圖4(注意：在 ADI的 PLL 產(chǎn)品中，大多數(shù)datasheet中的SPI時序圖有錯誤的，正確的應(yīng)是如圖4所示)。關(guān)于寄存器的描敘請參考ADF4216數(shù)據(jù)手冊。

4 仿真結(jié)果分析

將上述所有參數(shù)輸入到ADI公司仿真輔助工具ADIsimPLL中進行仿真分析，得到如圖5所示噪聲分析圖。

由圖5可見在12GHz@10KHz頻偏相噪平均為-81.22dBc/Hz,基本滿足指標(biāo)要求。

5 結(jié)束語

采用該電路實現(xiàn)微波本振源，可以提供極低的抖動和出色的PSNR,可廣泛應(yīng)用于數(shù)據(jù)采集、無線基站、局域網(wǎng)（LAN）、寬帶無線接入與測試設(shè)備、衛(wèi)星通信、無線測量等領(lǐng)域。該電路簡單，靈活可靠，只需編程修改內(nèi)部寄存器參數(shù)，即可實現(xiàn)不同頻率本振，實現(xiàn)一次設(shè)計，多種使用，具有很強推廣性與可移植性。

圖4 頻率合成器SPI接口時序

圖5 頻偏相噪圖

[1] 蔣濤, 唐宗熙, 張彪.S頻段鎖相頻率合成器的設(shè)計[J].電訊技術(shù), 2008, (08).

[2] 李彥舟.一種提高頻率合成器鑒相頻率的新方法[J].無線通信技術(shù), 1989, (06).

[3] 鄭春來.數(shù)字式雙模鎖相環(huán)頻率合成器的設(shè)計[J].科技信息(學(xué)術(shù)版), 2006, (07).

[4] Analog Devices.ADF4156 datasheet [Z].2011.

[5] Analog Devices.ADF5001 datasheet [Z].2010.

[6] 陰亞東, 陳杰.BandⅢ鎖相環(huán)型頻率綜合器的實現(xiàn)[J].半導(dǎo)體學(xué)報, 2008, (6): 1216-1222.

[7] 高吉祥.高頻電子線路[M].北京: 電子工業(yè)出版社.2003.

[8] 池保勇, 余志平, 石秉學(xué).CMOS射頻集成電路分析與設(shè)計[M].北京: 清華大學(xué)出版社.2006.