馮 景 ,張 繁

（1.億嘉和科技股份有限公司，江蘇 南京 210012；2.上海諾基亞貝爾股份有限公司，江蘇 南京 210037）

0 引言

隨著通信和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)據(jù)傳輸速率不斷提高，高速SERDES（Serializer-Deserializer）數(shù)據(jù)率已經(jīng)達(dá)到10Gbps、25Gbps 或以上，在這些高速SERDES 系統(tǒng)中，都需要鎖相環(huán)為其提供工作時(shí)鐘。在數(shù)據(jù)傳輸速率提高的同時(shí)，對(duì)鎖相環(huán)時(shí)鐘抖動(dòng)的要求也越來(lái)越嚴(yán)格，鎖相環(huán)輸出很小的抖動(dòng)都可能造成數(shù)據(jù)傳輸?shù)腻e(cuò)誤。

1 PLL 在高速SERDES 的應(yīng)用

高速SERDES 是點(diǎn)對(duì)點(diǎn)的串行通信技術(shù)，在發(fā)送端由Serializer（串行器）將多路并行信號(hào)轉(zhuǎn)換成一路高速串行信號(hào)，經(jīng)過(guò)傳輸介質(zhì)，在接收端又由Deserializer（解串器）將一路高速串行信號(hào)重新轉(zhuǎn)換成多路并行信號(hào)。高速SERDES 接口的芯片，將參考時(shí)鐘通過(guò)鎖相環(huán)倍頻到和高速SERDES 數(shù)據(jù)率一致的時(shí)鐘，此時(shí)鐘作為發(fā)送時(shí)鐘將數(shù)據(jù)通過(guò)串行器發(fā)送出去。從傳輸介質(zhì)中傳輸過(guò)來(lái)的高速SERDES 數(shù)據(jù)進(jìn)入解串器，通過(guò)數(shù)據(jù)時(shí)鐘恢復(fù)電路提取出與高速SERDES 數(shù)據(jù)同源的時(shí)鐘信號(hào)，用此時(shí)鐘采樣高速SERDES 數(shù)據(jù)將其轉(zhuǎn)換成多路并行信號(hào)。

2 降低PLL 抖動(dòng)的電路設(shè)計(jì)優(yōu)化研究

高速SERDES 串行器內(nèi)部鎖相環(huán)的參考時(shí)鐘有嚴(yán)格的要求，速率越高的SERDES 接口芯片對(duì)參考時(shí)鐘要求越高，特別是對(duì)RMS Jitter（隨機(jī)抖動(dòng)均方差）要求很高。圖1 是某25Gbps 數(shù)據(jù)率SERDES 芯片的156.25MHz 參考時(shí)鐘要求，156.25MHz 時(shí)鐘是高速SERDES 源時(shí)鐘，要求RMS Jitter 不超過(guò)0.3ps。

SERDES 芯片的156.25MHz 參考時(shí)鐘要求為RMS Jitter 不超過(guò)0.3ps，上升時(shí)間、下降時(shí)間都不超過(guò)0.7ns，此方案可選用TI 公司的LMK03806 可編程超低抖動(dòng)時(shí)鐘發(fā)生器輸出156.25MHz 參考時(shí)鐘，鎖相環(huán)LMK03806 芯片的時(shí)鐘抖動(dòng)可以達(dá)到0.15ps 范圍內(nèi)（12 kHz～20 MHz），上升時(shí)間、下降時(shí)間可達(dá)到0.2ns，滿足圖1 的高速SERDES 芯片要求。[1]

按照要求進(jìn)行鎖相環(huán)電路設(shè)計(jì)，但是最初使用鎖相環(huán)LMK03806 芯片設(shè)計(jì)出來(lái)的156.25MHz 參考時(shí)鐘，相噪分析儀測(cè)量RMS Jitter 值為0.6984ps，不能滿足高速SERDES 芯片要求的不超過(guò)0.3ps，測(cè)試數(shù)據(jù)如圖2 所示，鎖相環(huán)LMK03806 芯片輸出的156.25MHz 時(shí)鐘相噪曲線包含大量的雜散噪聲。

圖1 SERDES 芯片的156.25MHz 參考時(shí)鐘要求

圖2 LMK03806 輸出的156.25MHz 時(shí)鐘RMS Jitter

為了研究清楚雜散噪聲的來(lái)源，讓156.25MHz參考時(shí)鐘滿足高速SERDES 芯片要求，對(duì)鎖相環(huán)LMK03806 電路進(jìn)行分析。圖2 鎖相環(huán)輸出的156.25MHz 時(shí)鐘相噪曲線中雜散噪聲主要分布在相噪譜帶寬1Mhz 以內(nèi)，這個(gè)范圍正好和電源開(kāi)關(guān)頻率噪聲的范圍很近。檢查最初設(shè)計(jì)的鎖相環(huán)LMK03806 芯片電源和時(shí)鐘硬件拓?fù)鋱D，如圖3 所示，晶振輸出的25MHz 時(shí)鐘，通過(guò)時(shí)鐘驅(qū)動(dòng)器分出一路25MHz 時(shí)鐘作為鎖相環(huán)LMK03806 芯片的輸入時(shí)鐘。晶振、時(shí)鐘驅(qū)動(dòng)器和鎖相環(huán)LMK03806芯片的供電電源都是12V 轉(zhuǎn)3.3V 的DCDC 電源轉(zhuǎn)換模塊直接供電。

圖3 LMK03806 電源和時(shí)鐘硬件拓?fù)鋱D

12V 轉(zhuǎn)3.3V 的DCDC 電源轉(zhuǎn)換模塊和晶振、時(shí)鐘驅(qū)動(dòng)器和鎖相環(huán)雖然做了電源濾波處理[2]，但是無(wú)法濾除電源紋波中的電源開(kāi)關(guān)頻率分量，電源開(kāi)關(guān)頻率分量再通過(guò)晶振、時(shí)鐘驅(qū)動(dòng)器、鎖相環(huán)的供電接口耦合到時(shí)鐘鏈路中，導(dǎo)致鎖相環(huán)LMK03806 輸出的156.25MHz 時(shí)鐘RMS Jitter 超出指標(biāo)要求。

針對(duì)電源開(kāi)關(guān)頻率分量產(chǎn)生的噪聲干擾，在硬件設(shè)計(jì)上進(jìn)行優(yōu)化，優(yōu)化后的LMK03806 電源和時(shí)鐘硬件拓?fù)鋱D如圖4 所示。DCDC 電源轉(zhuǎn)換模塊輸出3.8V 電源，3.8V 電源再通過(guò)LDO（low dropout linear regulator，低壓差線性穩(wěn)壓器）轉(zhuǎn)出鎖相環(huán)使用的3.3V 電源，將鎖相環(huán)LMK03806 芯片使用單獨(dú)的LDO 供電，對(duì)DCDC 電源轉(zhuǎn)換模塊進(jìn)行隔離，避免電源開(kāi)關(guān)頻率噪聲影響鎖相環(huán)性能。同時(shí)，簡(jiǎn)化鎖相環(huán)LMK03806 芯片輸入時(shí)鐘鏈路，使用無(wú)源晶體作為輸入時(shí)鐘，減少時(shí)鐘驅(qū)動(dòng)器，避免長(zhǎng)走線和電源平面噪聲影響輸入時(shí)鐘。[3]

圖4 優(yōu)化的LMK03806 電源和時(shí)鐘硬件拓?fù)鋱D

按照?qǐng)D4 電源和時(shí)鐘硬件拓?fù)鋱D優(yōu)化后的時(shí)鐘系統(tǒng)，使用相噪分析儀再測(cè)量鎖相環(huán)LMK03806 芯片輸出的156.25MHz 時(shí)鐘RMS Jitter 值為0.3962ps，測(cè)試結(jié)果如圖5 所示。但是鎖相環(huán)LMK03806 芯片輸出的156.25MHz 時(shí)鐘RMS Jitter 值還是超出高速SERDES 芯片要求的0.3ps，不能滿足設(shè)計(jì)要求。

為了進(jìn)一步優(yōu)化鎖相環(huán)LMK03806 輸出時(shí)鐘的RMS Jitter 指標(biāo)從鎖相環(huán)原理進(jìn)行分析。圖6 是鎖相環(huán)工作原理框圖，由三部分組成：PFD（phase and frequency detector，鑒頻鑒相器）、LPF（loop filter，環(huán)路濾波器）和VCO（voltage controlled oscillator，壓控振蕩器），加到鑒相器的兩個(gè)信號(hào)的頻率差為：Δω(t)=ωr-ωi；此時(shí)瞬時(shí)相位為：θe(t)=θr-θi，當(dāng)環(huán)路鎖定時(shí)，兩個(gè)頻率相等，相位差恒定，該穩(wěn)態(tài)相位差經(jīng)鑒相器轉(zhuǎn)換為電流誤差信號(hào)，通過(guò)LPF 后控制VCO；當(dāng)兩個(gè)頻率不相等時(shí)，兩個(gè)信號(hào)的相位差不是恒定值，鑒相器充電泵輸出電流脈沖寬度也發(fā)生變化，這個(gè)變化經(jīng)環(huán)路濾波后變?yōu)殡妷盒盘?hào)，從而控制VCO 頻率改變，直到兩者相同。[4][5]

圖5 優(yōu)化輸入電源和時(shí)鐘拓?fù)浜?56.25MHz 時(shí)鐘RMS Jitter

圖6 鎖相環(huán)工作原理框圖

根據(jù)鎖相環(huán)原理，檢查L(zhǎng)MK03806 的PLL 配置參數(shù)，如圖7 所示。LMK03806 輸入?yún)⒖紩r(shí)鐘設(shè)置為25Mhz，VCO 頻點(diǎn)設(shè)置為2500MHz，鑒相器頻率使用默認(rèn)值12.5MHz，環(huán)路濾波參數(shù)選擇默認(rèn)配置，通過(guò)Divider 輸出156.25Mhz 時(shí)鐘。默認(rèn)的鑒相器頻率12.5MHz，是輸入?yún)⒖紩r(shí)鐘25Mhz 頻率的一半，而提高鑒相頻率可以減少鑒相噪聲，因此提高鑒相頻率及減小N 值可以優(yōu)化相噪，減少輸出的156.25MHz 時(shí)鐘RMS Jitter。

通過(guò)調(diào)整鎖相環(huán)LMK03806 的PLL 配置參數(shù)，優(yōu)化鑒相頻率和N 值，并將輸入?yún)⒖紩r(shí)鐘的Doubler 開(kāi)啟，使得輸入頻率提高一倍，再將鑒相頻率提高到50MHz，鎖相環(huán)LMK03806 詳細(xì)配置如圖8 所示。

3 時(shí)鐘抖動(dòng)測(cè)試結(jié)果

按照將鎖相環(huán)LMK03806 PLL 優(yōu)化后的配置，使用相噪分析儀再測(cè)量鎖相環(huán)LMK03806 芯片輸出的156.25MHz 時(shí)鐘RMS Jitter 值為0.2377ps，測(cè)試結(jié)果如圖9 所示，此時(shí)已經(jīng)能夠滿足高速SERDES芯片要求的RMS Jitter 小于0.3ps 的要求。

圖7 鎖相環(huán)LMK03806 PLL 配置

圖8 優(yōu)化后的鎖相環(huán)LMK03806 PLL 配置

圖9 優(yōu)化后的鎖相環(huán)配置后156.25MHz 時(shí)鐘RMS Jitter

4 結(jié)語(yǔ)

時(shí)鐘設(shè)計(jì)是高速電路設(shè)計(jì)中最重要的環(huán)節(jié)，數(shù)據(jù)傳輸速率越高，對(duì)系統(tǒng)時(shí)鐘的要求也越高。本文從時(shí)鐘電路電源供電系統(tǒng)拓?fù)浜玩i相環(huán)參數(shù)優(yōu)化，研究出降低時(shí)鐘鎖相環(huán)抖動(dòng)方法，設(shè)計(jì)出高質(zhì)量時(shí)鐘電路，保證整個(gè)硬件系統(tǒng)穩(wěn)定運(yùn)行。