張 銅，成本茂，張小鋒

(南昌航空大學(xué)信息與工程學(xué)院，江西 南昌 330063)

0 引言

隨著現(xiàn)代武器向電子化、自動化、智能化方向發(fā)展，F(xiàn)PGA(Field－Programmable Gate Array，現(xiàn)場可編程門陣列)由于具有高密度、低功耗、高可靠性以及開發(fā)周期短、開發(fā)軟件投入少、芯片價格低等優(yōu)點，被廣泛應(yīng)用于現(xiàn)代武器?，F(xiàn)代武器系統(tǒng)功能越來越強大，提高其可靠性和故障檢測的問題就顯得愈發(fā)重要。

FPGA主要有2大類:一類是反熔絲型的，另一類是SRAM型的［1］。SRAM型可以無限次地被重新編程［2］，因此應(yīng)用得非常廣泛。在故障檢測中對SRAM的檢測是必不可少的。如今的檢測大多都是用ATE(Auto-Test-Equipment，自動測試儀器)來進行的，而隨著科技的發(fā)展，內(nèi)建自測試方法正在被人們所掌握。

1 內(nèi)建自測試

內(nèi)建自測試 BIST(Built-In-Self-Test)［3-6］是通過設(shè)計時，在電路內(nèi)部放置測試部件來實現(xiàn)內(nèi)部的自我測試。它在芯片內(nèi)掃描電路的基礎(chǔ)上增加產(chǎn)生激勵和進行特征分析的電路，使芯片不但能完成邏輯功能，還能在外部測試命令下進行自我測試分析并輸出結(jié)果［7］。BIST的基本思想是由電路自己生成測試向量，而不是要求外部施加測試向量，依靠自身邏輯來判斷所得到的測試結(jié)果是否正確。BIST完全擺脫傳統(tǒng)的ATE設(shè)備的測試方法，其主要測試功能全部在芯片內(nèi)部實現(xiàn)。

一般的BIST方法由BIST控制單元、測試向量生成器(TPG)和輸出響應(yīng)分析器(ORA)組成［8-12］。

BIST方法的最大優(yōu)點是不需要專用測試儀器，只要用簡單的儀器觀察測試響應(yīng)，校驗輸出結(jié)果，而且測試電路能夠在電路的正常時鐘頻率下運行。另外，一個自測芯片即使集成到系統(tǒng)之后也能進行自測。

2MARCH算法

MARCH算法是由有限的操作序列組成［13］。在進行下個單元測試之前，施加MARCH測試矢量到存儲器的每個單元。這意味著，如果施加特殊矢量到一個單元，則必須將它施加到所有單元。本文所用的MARCH算法如下所示:

該算法中所用到的基本符號所表示的含義如下:

3 BIST電路的實現(xiàn)

本文采用BIST對一個SRAM進行測試。為此，運用Verilog語言在QautusⅡ 9.0環(huán)境下實現(xiàn)BIST，并且進行仿真，實現(xiàn)對一個32個存儲單元的SRAM進行檢測。

這個BIST要有一個start狀態(tài)輸入，一個時鐘頻率輸入，一個結(jié)果輸出。為此，定義RUN_BIST為start狀態(tài)輸入名，clk為時鐘輸入名，error為結(jié)果輸出名。

為實現(xiàn)BIST，就要實現(xiàn)一個BIST控制FSM(Finite State Machine)［14］，這里采用 MARCH 算法。首先，BIST控制FSM一直處于空閑狀態(tài)，當(dāng)給控制BIST的RUN_BIST輸入一有效信號時(RUN_BIST為高電平時是有效信號)，開始往所有的單元里依順序做write0操作;然后依順序做read0操作，并且比較是否為0。如果結(jié)果正確，開始write1進相應(yīng)的單元里，否則進入中止?fàn)顟B(tài)，再從中止?fàn)顟B(tài)回到初始空閑狀態(tài);然后進行read1操作，并且比較是否為1。結(jié)果一致進入下一個地址，否則進入中止?fàn)顟B(tài)。以下列出對0讀寫與比較的Verilog描述語句:

運用Verilog描述在QautusⅡ9.0環(huán)境下編譯得到的元件圖與原理圖如圖1和圖2所示。

圖1 編譯后得到的BIST_FSM元件圖

圖2 編譯后得到的SRAM元件圖

4 電路仿真結(jié)果

為了驗證是否能夠真實地反映所期望的仿真結(jié)果，因此在仿真過程中對一個存在故障的SRAM模型和一個沒有故障的SRAM模型分別進行仿真，并且對仿真結(jié)果進行比較。

運用Verilog語言描述得到兩個SRAM模型，SRAM模型是設(shè)定為一個32單元的SRAM，每個單元為8比特大小。其中一個沒有故障，另一個存在故障。仿真得到SRAM模型元件圖(如圖2所示)，然后根據(jù)原理圖(如圖3所示)進行仿真得到結(jié)果如圖4和圖5所示。

圖3 編譯后得到BIST原理圖

由圖4和圖5可以知，在有故障的SRAM模型仿真結(jié)果中，error輸出得到一個高電平，表示存在故障;在沒有故障的SRAM模型中，error輸出的結(jié)果始終為低電平，表示沒有故障。仿真結(jié)果達到了測試要求。

圖4 沒有故障的SRAM仿真結(jié)果

圖5 有故障的SRAM仿真結(jié)果

5 結(jié)束語

在測試領(lǐng)域中，由于集成電路的快速發(fā)展，對測試的要求也在不斷提高，ATE在未來將難以滿足對FPGA的測試，而內(nèi)建自測試BIST將在測試領(lǐng)域會應(yīng)用的更廣泛。本文對一個32單元的SRAM進行了測試，該測試能夠正確、快速地測試出故障的存在，對于芯片SRAM模塊的內(nèi)建自測試有一定的指導(dǎo)作用。

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