梁赫西， 謝虎城

(湖北師范學(xué)院教育信息與技術(shù)學(xué)院，湖北 黃石 435002)

0 引言

近年來(lái)，IEEE 802.11無(wú)線網(wǎng)絡(luò)得到了高速的發(fā)展，其中IEEE 802.11WLAN協(xié)議支持多傳輸速率，無(wú)線節(jié)點(diǎn)可動(dòng)態(tài)調(diào)整傳輸速率來(lái)獲得較高的傳輸性能，其憑借高速率、高開(kāi)放性等特點(diǎn)被廣泛應(yīng)用于無(wú)線局域網(wǎng)領(lǐng)域[1－2].Viterbi譯碼器作為無(wú)線網(wǎng)絡(luò)智能終端設(shè)備的重要組成部分，要求其能夠根據(jù)不同的信道環(huán)境來(lái)調(diào)整調(diào)制方式，自適應(yīng)的配置系統(tǒng)參數(shù)，實(shí)現(xiàn)更為高效的可靠通信.因此，研究低功耗自適應(yīng)Viterbi譯碼器在無(wú)線移動(dòng)手持終端領(lǐng)域具有重要的意義[3－4].

Viterbi譯碼算法于1967年由viterbi提出，它是一種最大似然譯碼算法;其在譯短約束長(zhǎng)度的卷積碼時(shí)性能甚佳，算法實(shí)現(xiàn)容易，從而廣泛應(yīng)用于移動(dòng)通信系統(tǒng)中;為了進(jìn)一步提高譯碼速度同時(shí)更好的控制硬件資源規(guī)模有效降低功耗，自適應(yīng)Viterbi譯碼器一直為研究的熱點(diǎn)，Chen Jinghu等人[5]對(duì)打孔與非打孔情況下譯碼深度進(jìn)行了研究，分別給出了最佳譯碼深度，但在移動(dòng)性上具有一定的局限性.張維津等人[7]對(duì)用于無(wú)線手持終端設(shè)備的自適應(yīng)Viterbi譯碼器在硬件資源占用及低功耗方面給出了一定的優(yōu)化，但在實(shí)際應(yīng)用上仍不是很理想.

圖1 自適應(yīng)Viterbi譯碼器總體結(jié)構(gòu)設(shè)計(jì)

本文針對(duì)適用于無(wú)線收發(fā)手持移動(dòng)設(shè)備中的Viterbi譯碼器進(jìn)行了優(yōu)化，給出了譯碼器的最佳譯碼深度，設(shè)計(jì)了參數(shù)自動(dòng)配置模塊.經(jīng)過(guò)仿真及大量實(shí)測(cè)數(shù)據(jù)驗(yàn)證，設(shè)計(jì)完全滿(mǎn)足自適應(yīng)配置要求，硬件資源占用、譯碼延遲、系統(tǒng)功耗均得到較大程度的優(yōu)化.

1 自適應(yīng)Viterbi譯碼器優(yōu)化設(shè)計(jì)

1.1 Viterbi譯碼器基本結(jié)構(gòu)

自適應(yīng)Viterbi譯碼器總體結(jié)構(gòu)如圖1所示.

圖中rate為無(wú)線收發(fā)器檢測(cè)到的通信數(shù)據(jù)編碼率，譯碼器自適應(yīng)模塊(DECODER_CONTROLLER)根據(jù)編碼率，自動(dòng)選擇參數(shù)進(jìn)行系統(tǒng)配置.同時(shí)，地址生成單元(ADD_GEN)為相應(yīng)存儲(chǔ)控制單元(SMU)分配地址，對(duì)分支度量單元(BMU)幸存路徑的存儲(chǔ)進(jìn)行管理，從而使得在不同的通信編碼率下自適應(yīng)的獲得最佳譯碼深度.

1.2 分支度量單元設(shè)計(jì)

分支度量單元(BMU)主要通過(guò)接收來(lái)自信道經(jīng)量化后的判決信息，根據(jù)判決信息計(jì)算各分支的度量.本文采用了軟判決及歐氏距離(euclidean distance)計(jì)算方法.

若以BM代表分支度量，則:

式中，n為時(shí)間間隔，j是要計(jì)算的第 j條路徑，Si(n)是進(jìn)入譯碼器的i級(jí)量化的軟判決數(shù)據(jù).

為了進(jìn)一步降低分支度量硬件實(shí)現(xiàn)的復(fù)雜度，設(shè)計(jì)對(duì)軟判決時(shí)歐氏距離公式進(jìn)行了簡(jiǎn)化，若判決位數(shù)為3位，則原始計(jì)算公式為

該操作涉及乘法及開(kāi)方運(yùn)算，在硬件實(shí)現(xiàn)上較為復(fù)雜，設(shè)計(jì)對(duì)其簡(jiǎn)化為絕對(duì)值和的形式.

通過(guò)隨機(jī)數(shù)據(jù)的matlab譯碼模擬，發(fā)現(xiàn)其兩者在譯碼性能上相差無(wú)幾，但在實(shí)現(xiàn)上，成功地把乘法及開(kāi)方運(yùn)算轉(zhuǎn)換為邏輯運(yùn)算，大大的簡(jiǎn)化了硬件實(shí)現(xiàn)復(fù)雜度，有效地節(jié)約了芯片面積及功耗.

1.3 加比選單元設(shè)計(jì)

加比選單元(ACS)完成了對(duì)路徑度量的計(jì)算、累加、比較及更新，輸出幸存路徑標(biāo)志信息.對(duì)碟形結(jié)構(gòu)分析可知，32個(gè)蝶形中每8個(gè)具有相同的運(yùn)算規(guī)律(單碟形結(jié)構(gòu)如圖2所示)，本設(shè)計(jì)采用了4碟形結(jié)構(gòu)的ACS單元并行處理結(jié)構(gòu)，可在每一時(shí)刻輸出8個(gè)狀態(tài)的更新值，其邏輯結(jié)構(gòu)如圖3所示.設(shè)計(jì)在保證譯碼速度的同時(shí)有效的控制了硬件資源及功耗.

圖2 ACS單碟形結(jié)構(gòu)

圖3 ACS結(jié)構(gòu)

1.4 自適應(yīng)幸存路徑管理單元設(shè)計(jì)

幸存路徑管理模塊(SMU)把ACSU單元輸出的路徑轉(zhuǎn)移信息進(jìn)行存儲(chǔ)，并選擇一條可能性最大的譯碼路徑進(jìn)行輸出.硬件實(shí)現(xiàn)上一般分為寄存器交換結(jié)構(gòu)(RE)和回溯譯碼結(jié)構(gòu)(TB).前者有著譯碼速度高、延遲時(shí)間短等優(yōu)點(diǎn)，但隨著寄存器數(shù)目的急劇增加帶來(lái)的是邏輯資源及系統(tǒng)功耗巨大消耗.回溯算法實(shí)現(xiàn)時(shí)以RAM為主體，對(duì)每個(gè)狀態(tài)的幸存路徑信息進(jìn)行存儲(chǔ)，其相對(duì)于RE結(jié)構(gòu)大大的減少了寄存器的數(shù)據(jù)交換數(shù)量，從而大大降低了系統(tǒng)功耗，缺點(diǎn)是回溯延時(shí)帶來(lái)的譯碼速率的下降.本文設(shè)計(jì)基于無(wú)線移動(dòng)終端所要求的低功耗，小體積要求采用了TB結(jié)構(gòu).

截尾型Viterbi譯碼器的回溯深度D與系統(tǒng)誤碼率呈指數(shù)關(guān)系，選擇合適的D(譯碼延時(shí)小、系統(tǒng)誤碼率小)對(duì)系統(tǒng)譯碼性能至關(guān)重要.802.11a協(xié)議支持多種調(diào)制方式及多種編碼速率，若Viterbi譯碼器選擇單一的譯碼深度勢(shì)必會(huì)降低系統(tǒng)譯碼速率、增加系統(tǒng)功耗.本文提出一種自適應(yīng)動(dòng)態(tài)配置譯碼深度的SMU結(jié)構(gòu)，如圖4所示.

圖4 自適應(yīng)動(dòng)態(tài)配置SMU結(jié)構(gòu)

圖中Rate為無(wú)線收發(fā)器接收的當(dāng)前編碼速率，根據(jù)當(dāng)前的調(diào)制方式及編碼速率，選擇最佳譯碼深度即圖中信號(hào)D;地址生成單元(ADD_GEN)控制幸存路徑管理單元SMU中6片大小為(D/3*64)RAM的讀寫(xiě).幸存路徑管理單元SMU采用三路回溯，在讀寫(xiě)RAM4時(shí)，啟動(dòng)回溯，同時(shí)對(duì)三片 RAM(RAM4，RAM5，RAM6)進(jìn)行讀寫(xiě)操作.

2 譯碼深度參數(shù)確定

根據(jù)802.11a無(wú)線局域網(wǎng)(WLAN)協(xié)議的要求，搭建了相應(yīng)的OFDM系統(tǒng)仿真平臺(tái)[4]，對(duì)不同調(diào)制方式(BPSK、QPSK、16QAM、64QAM)下的系統(tǒng)誤碼率(BER)和譯碼深度(depth of trace back)之間關(guān)系作了仿真比較，測(cè)得在不同調(diào)制方式下，Viterbi譯碼器的最佳譯碼深度D，結(jié)果如圖5所示.

從圖5可知，對(duì)于不同編碼率(R取1/2，2/3，3/4)在信噪比SNR=3的環(huán)境下，誤碼率與譯碼深度關(guān)系如圖中曲線所示，呈一種指數(shù)下降關(guān)系，且最終趨于穩(wěn)定.其中a圖中顯示，四種不同調(diào)制方式在R=1/2，SNR=3的參數(shù)下其四條曲線變化趨勢(shì)一致，譯碼深度與誤碼率(BER)之間是一種指數(shù)下降的關(guān)系;對(duì)于調(diào)制方式為DPSK時(shí)，譯碼深度D小于24時(shí)，隨著D增加，BER有明顯的下降;當(dāng)D大于24時(shí)，隨著D的增加，曲線的BER的變換不很明顯;所以當(dāng)編碼速率R=1/2、調(diào)制方式為BPSK時(shí)，其最佳譯碼深度D為24.通過(guò)對(duì)圖5的仿真結(jié)構(gòu)分析可知各調(diào)制方式及其對(duì)應(yīng)的最佳譯碼深度如表1所示.

表1 調(diào)制方式及最適譯碼深度關(guān)系

3 仿真分析及FPGA實(shí)現(xiàn)

硬件實(shí)現(xiàn)上本文設(shè)計(jì)的自適應(yīng)Viterbi譯碼器采用Verilog硬件語(yǔ)言描述，在 ModelSIM及 Debussy仿真平臺(tái)上完成了RTL電路的功能仿真和時(shí)序仿真，仿真結(jié)果如圖6所示，譯碼器在XILINX公司的SC4VSX35芯片上進(jìn)行了綜合驗(yàn)證其結(jié)果均顯示了設(shè)計(jì)的正確性，具體結(jié)果分析如表2所示.

表2 資源占用與功耗分析

文獻(xiàn)7 84 3192 554文獻(xiàn)7 64 3192 462文獻(xiàn)7 48 3192 390文獻(xiàn)7 24 3192 246本文 96 2321 470本文 84 423本文 64 351本文 48 297本文24 185

從表2中可知，與文獻(xiàn)5相比，本設(shè)計(jì)硬件資源減少了約52%，D=84時(shí)，功耗降低了約34%;與文獻(xiàn)6相比，硬件資源減少了約71%，與文獻(xiàn)7相比，硬件資源減少了約27%，D=96時(shí)，功耗降低了約23%.

圖5 不同調(diào)制方式下的最佳譯碼深度

圖6 仿真結(jié)果

4 結(jié)束語(yǔ)

本文通過(guò)對(duì)Viterbi譯碼器的控制單元和幸存路徑單元的改進(jìn)優(yōu)化，譯碼器根據(jù)不同的信道環(huán)境，不同的調(diào)制方式，自適應(yīng)的動(dòng)態(tài)配置最佳譯碼深度;滿(mǎn)足無(wú)線移動(dòng)網(wǎng)絡(luò)終端對(duì)資源占用及低功耗的要求.通過(guò)通信仿真平臺(tái)的搭建及分析，給出了Viterbi譯碼器在不同調(diào)制方式下的最佳譯碼深度.經(jīng)過(guò)Xilinx的FPGA芯片驗(yàn)證，及大量實(shí)測(cè)數(shù)據(jù)檢驗(yàn)，說(shuō)明了本設(shè)計(jì)完全滿(mǎn)足協(xié)議通信要求，與傳統(tǒng)算法比較減少資源占用約27%，同時(shí)降低功耗約23%.可以更好的應(yīng)用于不同調(diào)制方式的無(wú)線通信系統(tǒng).

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