李軍輝 簡(jiǎn)育華 袁子喬

(西安電子工程研究所 西安 710100)

0 引言

隨著芯片技術(shù)的不斷發(fā)展，ADC的采樣頻率已經(jīng)從以前的MHz發(fā)展到當(dāng)前的GHz。伴隨著ADC采樣頻率的不斷提高，ADC的模擬輸入信號(hào)頻率和帶寬也在不斷提高，從視頻信號(hào)到現(xiàn)在的中頻甚至射頻信號(hào)。因此，用于低速ADC采樣電路的一些設(shè)計(jì)方法已經(jīng)不適用于高速ADC的采樣電路［3］。如何在高速ADC采樣電路設(shè)計(jì)中提高ADC模擬輸入信號(hào)各通道之間的隔離度變得尤為關(guān)鍵，對(duì)于數(shù)字地平面和模擬地平面的處理方式也非常關(guān)鍵。

對(duì)于高速ADC而言，模擬通道PCB上的每個(gè)過孔和走線都通過空間、電源平面和地平面對(duì)外進(jìn)行電磁波的輻射;另一方面，由于高速ADC芯片的帶寬都在GHz，它不僅容易受到其它通道模擬信號(hào)的干擾，也容易受到系統(tǒng)內(nèi)或外界高速數(shù)字信號(hào)的電磁干擾。所以，在多通道高速ADC電路的設(shè)計(jì)中，首要的問題就是解決多通道之間的互耦問題，這其中就主要是解決模擬部分地平面的傳導(dǎo)耦合以及各通道之間的輻射干擾問題。其次，還得解決外界和系統(tǒng)內(nèi)數(shù)字部分對(duì)模擬輸入信號(hào)的輻射干擾。

下面就以E2V公司的EV10AQ190這款芯片為例，先介紹一下此款芯片的主要特點(diǎn)，然后分別從模擬輸入信號(hào)的處理，模擬電源、數(shù)字電源、數(shù)字和模擬地平面的隔離，數(shù)字輸出信號(hào)的處理以及采樣時(shí)鐘的處理四個(gè)方面進(jìn)行討論［1］，最后給出一個(gè)應(yīng)用的實(shí)例。

1 EV10AQ190介紹

EV10AQ190是英國(guó)E2V公司的一款低功耗的高速ADC，其主要特點(diǎn)如下:

·四通道、10位分辨率的ADC，使用了e2v單

核技術(shù);

四通道、1.25GHz的采樣率;

兩通道、2.5GHz的采樣率;

單通道、5GHz采樣率;

內(nèi)置四通道高速交錯(cuò)采樣電路;

·單個(gè)2.5GHz差分輸入采樣時(shí)鐘;

·500mVpp的模擬輸入信號(hào)(交流或直流耦合方式);

·高達(dá)3.2GHz的輸入信號(hào)帶寬;

·通道間的隔離度大于60dB;

·DDR－LVDS數(shù)據(jù)輸出方式;

·SPI配置接口;

·3.3V模擬電源和1.8V的數(shù)字電源;

·每通道1.4W功耗。

其內(nèi)部結(jié)構(gòu)如圖1所示。

圖1 EV10AQ190內(nèi)部結(jié)構(gòu)圖

通過SPI口，它可以靈活的配置為四通道1.25GHz采樣率，或者兩通道2.5GHz采樣率，或者單通道5GHz采樣率的ADC，不同的配置模式見圖2～7。

2 模擬輸入信號(hào)的處理

前端接收機(jī)對(duì)天線接收到的微弱信號(hào)進(jìn)行多級(jí)放大后輸出到ADC，ADC前端采用與ADC相匹配帶寬的射頻變壓器將單端模擬信號(hào)轉(zhuǎn)換為差分信號(hào)后直接輸入到ADC。為了保證多路模擬輸入信號(hào)之間的隔離度，在PCB布局時(shí)就要對(duì)模擬信號(hào)的走線方式和布局等方面進(jìn)行多重考慮:

a.在允許的布局空間內(nèi)盡可能擴(kuò)大各模擬通道之間的距離;

b.盡可能的保證各通道模擬信號(hào)走線的等長(zhǎng);

c.電源盡量遠(yuǎn)離模擬信號(hào)的走線;

d.對(duì)整個(gè)模擬信號(hào)所在區(qū)域以及各模擬信號(hào)之間加以屏蔽處理;

e.模擬信號(hào)盡量在TOP層走線，以減少模擬信號(hào)線的過孔數(shù)量;

為了盡量降低模擬信號(hào)的空間輻射，提高通道間的隔離度，需要在模擬信號(hào)走線周圍鋪設(shè)地平面。

EV10AQ190的輸入信號(hào)帶寬達(dá)到了3.2GHz，因此在ADC輸入的前端選擇變壓器的帶寬范圍為4.5MHz～3GHz。通過變壓器將單端模擬輸入信號(hào)轉(zhuǎn)換為差分信號(hào)后送給ADC的輸入端，原理圖設(shè)計(jì)和PCB的布局見圖8和圖9。

圖9 模擬輸入信號(hào)布局

3 模擬電源、地和數(shù)字電源、地的處理

模擬電源、地和數(shù)字電源、地的處理在高速ADC的PCB設(shè)計(jì)中至關(guān)重要［1］。在高速混合信號(hào)處理的電路設(shè)計(jì)中，必然存在模擬電源和數(shù)字電源。但隨著高密度、高復(fù)雜系統(tǒng)需求的不斷發(fā)展，PCB板的供電方式已經(jīng)由模擬和數(shù)字電源分別供電的方式轉(zhuǎn)變?yōu)閱为?dú)的數(shù)字供電方式［4］。

EV10AQ190的電源有兩種:模擬電源3.3V和數(shù)字電源1.8V。模擬電源3.3V采用了線性電源芯片(LDO)從數(shù)字電源取電，再經(jīng)過電容濾波和磁珠的隔離后給ADC的模擬電源供電。同時(shí)為了提高ADC芯片的性能，ADC的數(shù)字電源1.8V也采用了線性電源供電的方式，從系統(tǒng)的數(shù)字電源取電后直接供電，如圖10所示。此外，還需對(duì)模擬電源和數(shù)字電源進(jìn)行良好的去耦處理，靠近模擬電源和數(shù)字電源的管腳附近都需要放置適量的去耦電容。

圖10 電源供電方式

隨著芯片技術(shù)的不斷發(fā)展，在高速ADC芯片中，已經(jīng)沒有模擬地與數(shù)字地管腳的區(qū)分。因此在高速ADC的采樣電路中，不再像以前那樣進(jìn)行模擬地和數(shù)字地的分割，一般采用統(tǒng)一的地平面，這樣可以較好的保證信號(hào)阻抗的連續(xù)性和信號(hào)回流路徑的完整性。為了保證ADC輸入模擬信號(hào)通道之間的隔離度，防止模擬信號(hào)經(jīng)過地平面進(jìn)行傳導(dǎo)干擾，對(duì)模擬輸入部分的地平面進(jìn)行了強(qiáng)行分割處理，使得每個(gè)模擬通道的參考地平面在模擬走線下方分開，最后在ADC芯片下方與系統(tǒng)的地平面連接。經(jīng)過測(cè)試，這種分割方法能夠有效降低模擬信號(hào)之間通過地平面的傳導(dǎo)干擾。同時(shí)將模擬走線層上的鋪地區(qū)域通過過孔與下面的地平面連接，吸收模擬信號(hào)的空間輻射。EV10AQ190前端模擬部分地平面的分割見圖11。

圖11 模擬部分地平面分割示意圖

4 對(duì)ADC輸出信號(hào)的處理

對(duì)于高速ADC而言，輸出信號(hào)的速率一般都達(dá)到了Gbps。為了能夠?qū)?shù)字信號(hào)穩(wěn)定可靠地傳輸?shù)胶蠖颂幚硇酒?，保證輸出信號(hào)阻抗的完整性至關(guān)重要［5］。此時(shí)，PCB的疊層一般選擇“電源層-信號(hào)層-地層”的順序，這樣對(duì)于復(fù)雜的PCB板，至少可以保證信號(hào)有一個(gè)完整的地平面作為參考平面，從而保證信號(hào)線阻抗的完整性。在四通道1.25GHz采樣率下，EV10AQ190每個(gè)通道輸出信號(hào)的速率為1.25Gbps，輸出信號(hào)的時(shí)鐘為625MHz。即使電源平面因?yàn)槟M電源和數(shù)字電源而進(jìn)行分割，但因?yàn)榈仄矫鏋橐粋€(gè)完整的平面，因此輸出信號(hào)阻抗的完整也是有保證的。

5 采樣時(shí)鐘的處理

采樣時(shí)鐘的相位噪聲會(huì)引起系統(tǒng)信噪比的降低。它的抖動(dòng)將對(duì)輸入信號(hào)進(jìn)行調(diào)制并抬高噪聲和失真電平，所以必須采用低相位噪聲和抖動(dòng)的時(shí)鐘芯片作為ADC的時(shí)鐘源。在采樣系統(tǒng)中采樣時(shí)鐘既與模擬信號(hào)一樣易于被噪聲感染，也與數(shù)字信號(hào)一樣易引起噪聲，因此必須同時(shí)把它與模擬和數(shù)字系統(tǒng)相隔離。然而，受系統(tǒng)所限這通常不容易實(shí)現(xiàn)［1］。

在許多情況下，高速ADC的采樣時(shí)鐘都由系統(tǒng)的頻綜模塊產(chǎn)生后直接送出，經(jīng)過變壓器隔離后轉(zhuǎn)換成差分信號(hào)輸入給ADC。由于頻綜產(chǎn)生的是模擬正弦時(shí)鐘，極易受到干擾，因此在變壓器前端的單端時(shí)鐘PCB走線要盡可能短，而經(jīng)過變壓器后的差分時(shí)鐘信號(hào)線的抗干擾能力較強(qiáng)，所以變壓器一般選擇盡量靠近時(shí)鐘的輸入端放置。同時(shí)為了減少時(shí)鐘信號(hào)線與模擬信號(hào)線之間的干擾，將它們之間的地平面進(jìn)行分割以及在它們的走線層上鋪設(shè)地平面是很有必要的，見圖12所示。

圖12 時(shí)鐘走線與模擬走線的處理圖

6 設(shè)計(jì)實(shí)例

如圖13所示，是一個(gè)包含5個(gè)高速采樣ADC的高速數(shù)?；旌咸幚戆宓腜CB部分截圖。

圖13 設(shè)計(jì)實(shí)例

AD1-AD4是四通道獨(dú)立采樣的高速ADC;AD5為高速ADC(EV10AQ190);FPGA1用來接收AD1-AD5的數(shù)據(jù)并進(jìn)行處理，F(xiàn)PGA2完成對(duì)AD1-AD5的SPI配置。從圖中可以看出，ADC前端都采用了變壓器方式將輸入的單端模擬信號(hào)轉(zhuǎn)變?yōu)椴罘中盘?hào)后送給ADC。AD1-AD4的時(shí)鐘由外部提供，經(jīng)過一個(gè)時(shí)鐘緩沖器后分別給它們提供時(shí)鐘，AD5的時(shí)鐘也由外部提供，經(jīng)過變壓器后直接送給了AD5。

在圖中可以看出，5路ADC的電源都由線性電源分別進(jìn)行供電，并在它們之間用磁珠進(jìn)行了隔離處理;模擬輸入部分和時(shí)鐘在其布線層都鋪設(shè)了隔離的地平面，并對(duì)它們之間的地平面進(jìn)行了分割，這樣盡可能地提高了ADC各路之間的隔離度。在整個(gè)ADC所在的區(qū)域周圍鋪設(shè)了屏蔽罩，降低了ADC受到附近高速數(shù)字信號(hào)的干擾。

7 結(jié)論

在多通道高速ADC采樣的數(shù)模混合PCB電路設(shè)計(jì)中，通過對(duì)模擬電路與數(shù)字電路進(jìn)行合理的布局，減少數(shù)字電路對(duì)模擬電路的干擾;同時(shí)對(duì)模擬部分的電路進(jìn)行合理的分割設(shè)計(jì)，降低模擬信號(hào)通道之間的互耦干擾，一定能夠設(shè)計(jì)出滿足指標(biāo)要求的電路系統(tǒng)。

［1］陳慧青，江樺等.高速ADC電路的電磁兼容設(shè)計(jì)［C］.第十六屆電工理論學(xué)術(shù)年會(huì)論文集，22004，(7):93－96.

［2］呂文紅，郭銀景，唐富華等.電磁兼容原理及應(yīng)用教程［M］.北京:清華大學(xué)出版社，2009－08.

［3］Howard Johnson，Martin Graham.High-Speed Digital Design［M］.北京:北京工業(yè)出版社，2012.

［4］錢振宇，史建華等.開關(guān)電源的電磁兼容性設(shè)計(jì)，測(cè)試和典型案例［M］.北京:電子工業(yè)出版社，2011－07.

［5］Howard Johnson，Martin Graham.High-Speed Signal Propagation［M］.北京:北京工業(yè)出版社，2012.