付 莉

(吉林化工學(xué)院 信息與控制工程學(xué)院，吉林 吉林 132022)

1 硬件測試電路原理

計數(shù)是一種最簡單基本的運算[3]，計數(shù)器就是實現(xiàn)這種運算的邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能。

2 硬件測試電路設(shè)計

測試電路由4 個部分組成，即鎖相環(huán)模塊，計數(shù)器模塊，防抖電路，譯碼模塊，每個部分均由VHDL 語言編寫合成圖形模塊，從上而下組件成系統(tǒng)模塊。

鎖相環(huán)PLL 可以與輸入的時鐘信號同步， 并以其作為參考信號實現(xiàn)鎖相，從而輸出一至多個同步倍頻或分頻的片內(nèi)時鐘，以供邏輯系統(tǒng)應(yīng)用，以供邏輯系統(tǒng)應(yīng)用。

由于干擾抖動信號是一群寬度狹窄的隨即信號[4]，在串入時，很難整齊地同時使與門輸出為1，只有足夠的寬度的信號通過此電路，從而起到“濾波”的功能。 譯碼模塊設(shè)計中由七段數(shù)碼顯示譯碼器設(shè)計。

3 總體設(shè)計

3.1 綜合編譯

系統(tǒng)利用Quartus Ⅱ自帶仿真器， 采用ALTERA 公司Cyclone III 系列的EP3C5E144C8 芯片。該系統(tǒng)的每個模塊均在VHDL 語言編輯下完成，實現(xiàn)整體設(shè)計電路圖。 如圖1 所示。

圖1 部分整體設(shè)計電路

本次設(shè)計總共應(yīng)用了27 個邏輯單元，小于總邏輯單元個數(shù)的1%，使用引腳28 個，是總引腳的29%。 總體來看，雖然出現(xiàn)了警告，但是沒有錯誤。 仿真的結(jié)果達到了預(yù)期效果。

3.2 整體仿真

該設(shè)計中輸入信號有模擬的時鐘信號CLK 和按鍵k8，輸出時為了驗證數(shù)碼管、蜂鳴器、LED 燈等，分別設(shè)置了6 個輸出按鍵，仿真波形如圖2 所示。 仿真起始延時時間10.175us，并不影響系統(tǒng)性能。 效果較好。

圖2 整體電路仿真波形圖

4 結(jié)論

本文完成了基于FPGA 的硬件測試電路設(shè)計和仿真，以PC 機為平臺， 利用ALTERA 公司的Quartus II 9.0 軟件編譯仿真。 可以通過引腳鎖定和下載，對PCB 板的實際操作進一步驗證本設(shè)計的成功性。

[1]戴立江.基于EDA 技術(shù)的FPGA 應(yīng)用研究[D].天津工業(yè)大學(xué)，2004，(12):10-11

[2]黃艷敏.淺談電子產(chǎn)品的硬件測試技術(shù)[J].單片機與嵌入式系統(tǒng)應(yīng)用，2010，(02):16-17

[3]王學(xué)禮，李根乾，譚玉山.PCB 測試技術(shù)研究進展[J].無線電通信技術(shù)，2000，(05):27-28

[4]潘松，黃繼業(yè).EDA 技術(shù)與VHDL(第三版)[M].北京:清華大學(xué)出版社，2009