戚 帆，檀柏梅* ，翁 坤，宋 雯

(1.河北工業(yè)大學(xué)微電子技術(shù)與材料研究所，天津300130;2.福州大學(xué)福建省微電子集成電路重點(diǎn)研究室，福州350002)

隨著電子科學(xué)技術(shù)的迅猛發(fā)展，納米級(jí)(100 nm以下)加工的CMOS 電路已逐漸成為研究工作的重心以及產(chǎn)業(yè)生產(chǎn)主流［1］。SOI(Silicon－On－Insulator)技術(shù)是在頂層硅和背襯底之間引入了一層埋氧化層，在它上面的Si 薄層內(nèi)制作MOS 器件［2］。與體硅MOS器件相比，SOI 絕緣無(wú)需復(fù)雜的阱結(jié)構(gòu)，閂鎖現(xiàn)象也不復(fù)存在，源極與漏極區(qū)的寄生電容也因絕緣襯底而大幅的降低，此外，SOI 可有效的改善體硅MOS 在輻射損傷方面的容忍度，SOI 技術(shù)易形成淺結(jié)和全介質(zhì)隔離，功耗小、工作速度快。SOI 技術(shù)的發(fā)展提高了MOS IC 的集成度、功能和可靠性，將成為深亞微米及納米級(jí)集成電路的主流技術(shù)之一［2－3］。

閾值電壓的控制是一個(gè)很關(guān)鍵的問(wèn)題，同時(shí)源漏擊穿電壓、飽和電流也是器件正常工作的一個(gè)重要指標(biāo)［4－6］，本文研究分析了基于SOI 技術(shù)的60 V LDMOS(Lateral Double－Diffused Metal－Oxide Semiconductor，橫向擴(kuò)散金屬氧化物半導(dǎo)體)，并對(duì)這些參數(shù)進(jìn)行了onwafer 特性表征。

1 器件結(jié)構(gòu)及分析

1.1 基礎(chǔ)理論

漂移區(qū)加入STI(Shallow Trench Isolation)淺溝槽隔離，并沒(méi)有使用傳統(tǒng)的LOCOS(Local Oxidation of Silicon)局部場(chǎng)氧化工藝。這種結(jié)構(gòu)在保證器件在不改變其他工藝參數(shù)的同時(shí)，漂移區(qū)更易達(dá)到完全耗盡，縮小器件尺寸［4］，承受高擊穿電壓。STI 結(jié)構(gòu)在此設(shè)計(jì)中相當(dāng)于一種槽氧層，能夠減弱場(chǎng)板邊緣下面硅層中的電場(chǎng)強(qiáng)度，使器件不易在此處提前擊穿，從而提高器件整體的擊穿電壓［5－6］。，并且消除了LOCOS 帶來(lái)的鳥嘴現(xiàn)象。同時(shí)還在器件的最外層加入了Trench Isolation 槽型隔離(圖中TR 部分)，這是SOI 器件實(shí)現(xiàn)全介質(zhì)隔離的一個(gè)優(yōu)勢(shì)所在，能有效地防止高電壓產(chǎn)生的寄生效應(yīng)及器件被擊穿后對(duì)周圍元器件產(chǎn)生影響，增加了元器件的隔離效果和集成度［8－9］。

1.2 器件結(jié)構(gòu)

本文所使用的工藝為0.18 μm 60 V SOI 工藝，集成1.5 V/5 V LDNMOS、HPVMOS，BJT VNPN/LPNP，Zener Diode，Schottky Diode 等器件。本文中涉及的LDNMOS，在器件與襯底之間加入了一層絕緣埋層SiO2隔離，并且絕緣埋層與橫向的器件隔離相連，即Trench Isolation，從而很好地實(shí)現(xiàn)了全介質(zhì)隔離。圖1為SOI 60 V LDNMOS 的結(jié)構(gòu)示意圖，上側(cè)為器件俯視圖，下側(cè)為器件縱向中心位置剖面圖。

圖1 SOI 60 V LDNMOS 的結(jié)構(gòu)示意圖

如圖1 中，BOX，Deep NM(N－shift)，STI 分別表示埋氧層、橫向漂移區(qū)和淺溝槽隔離。LDNMOS 是非對(duì)稱結(jié)構(gòu)，并且柵極、有源區(qū)成六邊形的環(huán)狀結(jié)構(gòu)，這種結(jié)構(gòu)可增大飽和電流，降低導(dǎo)通電阻、寄生電容，并且無(wú)寄生的Kink 效應(yīng)，在溝道與漏端之間是橫向摻雜漂移區(qū)，使高電壓集中在這一區(qū)域，在漂移區(qū)通過(guò)階梯摻雜技術(shù)［7］引入，能夠使器件更易耗盡從而提高整個(gè)器件的耐壓。

器件組成結(jié)構(gòu):P 型襯底→BOX 埋氧層→頂層硅→Trench Isolation 隔離→深P 阱→N 型補(bǔ)償區(qū)→P 型摻雜阱區(qū)→N 型漂移區(qū)→STI 淺溝槽隔離→注入N+形成源漏區(qū)。

表1 SOI 600 V LDNMOS 的結(jié)構(gòu)圖層含義

其中，關(guān)鍵尺寸有溝道長(zhǎng)度為1.2 μm，溝道寬度為3 μm(10 μm、20 μm、50 μm、80 μm)，STI 結(jié)構(gòu)的厚度和長(zhǎng)度直接影響B(tài)V(擊穿電壓)和器件尺寸的大小，STI 長(zhǎng)度為3 μm，厚度為0.25 μm，此結(jié)構(gòu)的設(shè)計(jì)，很好的調(diào)整了漂移區(qū)濃度和長(zhǎng)度，達(dá)到了減小器件尺寸的目的。漂移區(qū)為長(zhǎng)度3.4 μm，柵長(zhǎng)為3.2 μm。

STI 技術(shù)工藝步驟:首先，類似LOCOS，依次生長(zhǎng)SiO2淀積Si3N4涂敷光刻膠，光刻去掉場(chǎng)區(qū)的SiO2和Si3N4;其次，利用離子刻蝕在場(chǎng)區(qū)形成淺的溝槽;然后，進(jìn)行場(chǎng)區(qū)注入，再用CVD 淀積SiO2填充溝槽;最后，用化學(xué)機(jī)械拋光技術(shù)去掉表面的氧化層，使硅片表面平整化形成溝槽隔離區(qū)和有源區(qū)。

Trench 隔離首先進(jìn)行光刻，在圓片的基礎(chǔ)上刻蝕至BOX 埋氧層，刻蝕出溝槽后，去掉氮化物，生成5 000 ? 熱氧化層，Trench 內(nèi)填充多晶硅，然后刻蝕掉表面的多晶硅和氧化物。

2 仿真與分析

2.1 工藝仿真

圖2 SOI 60 V LDNMOS 工藝仿真結(jié)構(gòu)圖

利用SILVACO 公司的Athena 工具，對(duì)器件工藝步驟和結(jié)構(gòu)進(jìn)行仿真，初步確定出器件的關(guān)鍵尺寸，并驗(yàn)證foundry 提供工藝參數(shù)。圖2 為SOI 60 V LDNMOS 仿真結(jié)構(gòu)圖。實(shí)驗(yàn)只對(duì)器件進(jìn)行了二維仿真，襯底濃度2×1015cm－2，漂移區(qū)濃度1.2×1013cm－3。溝道長(zhǎng)度1.2 μm，橫向?qū)挾仍O(shè)為3 μm。STI長(zhǎng)度為3 μm，STI 厚度為0.25 μm，漂移區(qū)為長(zhǎng)度3.4 μm，柵長(zhǎng)為3.2 μm。在經(jīng)過(guò)前端工藝的多次犧牲氧化，1.5 μm 的頂層硅大約還剩下1.3 μm，再次通過(guò)做隔離的氧化減薄后，規(guī)模控制在1 μm 左右，且頂層硅厚有較好的均勻一致性。因?yàn)槠骷榄h(huán)形，所以仿真的結(jié)構(gòu)為器件的一半，能夠正確地反映出器件的電學(xué)特性。

2.2 器件特性仿真

利用SILVACO 公司的Atlas 工具對(duì)器件結(jié)構(gòu)進(jìn)行電學(xué)特性模擬。使用工藝仿真的器件結(jié)構(gòu)，加載器件模型，調(diào)整參數(shù)，利用TCAD 軟件仿真得到LDNMOS 主要直流特性參數(shù):開啟電壓Vth為1.05 V(如圖3 所示IdVg)，飽和電流Idsat為300 μA(如圖4所示IdVd)，擊穿電壓BV 為76 V(如圖5 所示BV)。模擬仿真的結(jié)果與設(shè)計(jì)所預(yù)計(jì)達(dá)到的結(jié)果非常吻合，說(shuō)明各摻雜區(qū)的雜質(zhì)摻雜濃度、溫度、時(shí)間等條件得到了很好的優(yōu)化，對(duì)Foundry 的工藝參數(shù)進(jìn)行了很好的驗(yàn)證。

圖3 LDNMOS 器件仿真轉(zhuǎn)移特性曲線圖

圖4 LDNMOS 器件仿真輸出特性曲線圖

圖5 LDNMOS 器件仿真擊穿電壓曲線圖

3 流片結(jié)果分析

本次流片采用0.18 μm 60 V SOI 標(biāo)準(zhǔn)工藝，選定新傲公司3 μm 埋氧層和1.5 μm 頂層硅的SinBond SOI 材料，通過(guò)對(duì)模擬仿真結(jié)果分析，確定器件測(cè)試結(jié)構(gòu)，進(jìn)行On－wafer 測(cè)試，測(cè)試曲線如圖6 ～圖8 所示。圖6 中，以3 μm/1.2 μm 管子為例，柵極加載掃描電壓0 ～5 V，漏端加載30 V 工作電壓，掃描漏端電流，得到在Vth=1.1 V 時(shí)，電流開始增大，當(dāng)VG=5 V時(shí)，ID 達(dá)到2.3 mA。表明管子在正常閾值電壓范圍內(nèi)開啟，性能良好。

圖6 流片測(cè)試開啟電壓曲線

圖7 流片測(cè)試輸出特性曲線

圖8 流片測(cè)試擊穿特性曲線

圖7中，同樣以3 μm/1.2 μm 管子為例，柵極電壓分別為0 ～5 V，漏端電壓加載0 ～30 V，掃描漏端電流。當(dāng)VG=10 V 時(shí)，漏端飽和電流Idsat基本穩(wěn)定在2.5 mA。從曲線圖中我們看出，測(cè)試管在6 V 左右進(jìn)入飽和區(qū)，Idsat一直比較穩(wěn)定，無(wú)明顯的kink 效應(yīng)。

圖8 中，加載漏端電壓0 ～80 V，并且將漏端電流限制在1 μA，以防止漏端電壓過(guò)高，器件被擊穿燒毀。發(fā)現(xiàn)當(dāng)Vds=66.4 V 時(shí)，漏端電流急劇增大，這時(shí)LDNMOS 管被擊穿。同時(shí)發(fā)現(xiàn)溝道寬度器件的擊穿電壓BV 都穩(wěn)定集中在65.6 V ～66.4 V 之間，能夠在高壓條件下正常工作，說(shuō)明器件獲得良好的擊穿特性。

經(jīng)過(guò)數(shù)據(jù)處理分析之后，得到了LDNMOS 器件的主要性能參數(shù):Vth=1. 1V，Idsat=2. 3 mA，BV=66.4 V，直流特性參數(shù)表現(xiàn)良好，與傳統(tǒng)的采用LOCOS 隔離的SOI 器件相比，器件尺寸得到了縮小，驅(qū)動(dòng)能力更強(qiáng)。

表2 流片測(cè)試采用STI 結(jié)構(gòu)與傳統(tǒng)LOCOS 結(jié)構(gòu)對(duì)比結(jié)果

4 結(jié)論

本文采用標(biāo)準(zhǔn)0.18 μm SOI 工藝技術(shù)對(duì)其中的高壓60 V LDMOS 進(jìn)行了研究與分析。采用SILVACO 軟件對(duì)器件進(jìn)行了模擬仿真，確定器件的設(shè)計(jì)規(guī)則和關(guān)鍵尺寸，再進(jìn)行流片測(cè)試對(duì)所設(shè)計(jì)的器件進(jìn)行了驗(yàn)證。實(shí)驗(yàn)結(jié)果表明該SOI 60 V LDMOS 器件結(jié)構(gòu)無(wú)明顯kink 效應(yīng)，器件的閾值電壓、擊穿電壓以及飽和電流等直流特性都獲得良好的表征參數(shù)，并有進(jìn)一步提升的空間，為今后高壓器件建模、設(shè)計(jì)和流片提供了很好的基礎(chǔ)。對(duì)0. 18 μm SOI DMOS 設(shè)計(jì)、發(fā)展、利用以及高壓功率器件領(lǐng)域?qū)嶋H應(yīng)用中具有十分重要的意義。

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