朱 琪，華夢琪

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

1 引言

CMOS電路由于具有高集成度、低功耗、工藝成熟等優(yōu)越性而成為VLSI制造中的主流，但同時我們應(yīng)該看到，CMOS電路中的Latch-up（閂鎖）效應(yīng)嚴(yán)重影響著產(chǎn)品的可靠性[1]。所以閂鎖效應(yīng)對于體CMOS是至關(guān)重要的問題，這種效應(yīng)產(chǎn)生于體CMOS結(jié)構(gòu)所固有的寄生雙極型晶體管，這些晶體管會被許多方式所激活。而且，隨著CMOS工藝尺寸的按比例縮小和電路延遲時間的縮短，各種引起激活的因素將逐漸增強(qiáng)，在一定的條件下，這些被激活的晶體管將決定電路的性能，但是若采用適當(dāng)?shù)募庸すに嚭桶鎴D設(shè)計(jì)，CMOS芯片可工作在相對苛刻的條件下不會出現(xiàn)閂鎖現(xiàn)象。

本文將描述閂鎖現(xiàn)象，并提供一些有用的分析、特性的表征和避免閂鎖的技術(shù)，以便在各種應(yīng)用中采取“適當(dāng)”的措施避免閂鎖現(xiàn)象的發(fā)生。

2 閂鎖的概念

閂鎖效應(yīng)，又稱自鎖效應(yīng)、閘流效應(yīng)，它是由寄生晶體管引起的，屬于CMOS電路的缺點(diǎn)。通常在電路設(shè)計(jì)和工藝制作中加以防止和限制。該效應(yīng)會在低電壓下導(dǎo)致大電流，不僅會造成電路功能的混亂，而且還會使電源和地線間短路，引起芯片的永久性損壞。

3 閂鎖的原理

閂鎖產(chǎn)生的原理可結(jié)合圖1和圖2來說明，圖1為CMOS工藝中寄生雙極晶體管結(jié)構(gòu)示意圖，圖2為圖1的等效電路圖。圖1中顯示一個P襯底上的NMOS晶體管和N阱上的PMOS晶體管，N阱的PMOS晶體管處產(chǎn)生寄生NPN三極管Q2，P襯底上的NMOS晶體管處產(chǎn)生PNP寄生三極管Q1。N阱上產(chǎn)生寄生電阻Rn，P襯底上產(chǎn)生寄生電阻Rp。Q1、Rn、Q2、Rp組成一個正反饋環(huán)路，如圖2所示。當(dāng)正反饋環(huán)路中的節(jié)點(diǎn)由于電流注入或者噪聲等原因出現(xiàn)信號擾動時，正反饋環(huán)路會將擾動信號不停地放大，直到Q1、Q2完全導(dǎo)通，從而從電源VDD中抽取很大的電流，VDD至GND（VSS）間形成低抗通路[2]，此時該寄生結(jié)構(gòu)發(fā)生了閂鎖。電路發(fā)生閂鎖時，由于電源與地之間電流很大，很容易將器件燒毀。

圖1 CMOS工藝中寄生雙極晶體管

圖2 圖1的等效電路

4 閂鎖的產(chǎn)生條件

從等效電路圖2上來看，CMOS電路中的寄生雙極型晶體管部分出現(xiàn)閂鎖，必須滿足以下幾個條件：

（1）電路要能進(jìn)行開關(guān)轉(zhuǎn)換，其相關(guān)的PNPN結(jié)構(gòu)的回路增益必須大于1，即βnpn×βpnp＞1，在最近的研究中，把閂鎖產(chǎn)生的條件用寄生雙極晶體管的有效注入效率和小信號電流增益來表達(dá)。

（2）必須存在一種偏置條件，使兩只雙極型晶體管導(dǎo)通的時間足夠長，以使通過阻塞結(jié)的電流能達(dá)到定義的開關(guān)轉(zhuǎn)換電流的水平。一般來說，雙極管的導(dǎo)通都是由流過一個或兩個發(fā)射極/基極旁路電阻的外部激發(fā)電流所引起的。

（3）偏置電源和有關(guān)的電路，必須能夠提供至少等于PNPN結(jié)構(gòu)脫離阻塞態(tài)所需開關(guān)轉(zhuǎn)換電流和必須能提供至少等于使其達(dá)到閂鎖態(tài)的保持電流。

從工藝和版圖上分析，發(fā)生閂鎖的條件如下：

（1）濃度條件→條件性滿足

NPN是橫向，發(fā)射集是N+ ，NMOS S/D；PNP是縱向，發(fā)射集是P+ ，PMOS S/D。

（2）面積條件→條件性滿足

N阱既是NPN的集電極又是PNP的基極，而P襯底既是PNP的集電極又是NPN的基極，基區(qū)的尺寸在NPN管看來，似乎比較樂觀，但NPN的構(gòu)成是橫向的，也就是說如果把PMOS與NMOS畫得太近，會使閂鎖結(jié)構(gòu)的寄生三極管的β值增大。對N阱來說，如果N阱的厚度很薄，因?yàn)镹PN的形成是在襯底橫向的，而PNP卻是在N阱中的縱向。N阱厚度足夠的薄，意味著勢壘相對較低，實(shí)現(xiàn)觸發(fā)的可能性很大。對于日新月異的現(xiàn)代科技來講，尺寸在不斷縮小，這也表明基區(qū)在逐漸變小，觸發(fā)的可能凸顯出來。

（3）偏置條件→條件性滿足

取決于Rwell和Rsubstrate的阻值以及流過它們的瞬態(tài)電流條件?？碦well和Rsubstrate上的電壓降是否大于BJT的開啟電壓。

（4）因?yàn)樗鼈兪欠答伔糯蠡芈罚虼酥灰渲幸粋€被觸發(fā)了，那么另一個也就被迫觸發(fā)。

（5）βnpn×βpnp是否大于1。

5 閂鎖的觸發(fā)方式

輸入或輸出節(jié)點(diǎn)的上沖或下沖的觸發(fā)，使第一個雙極型晶體管導(dǎo)通，然后再使第二個雙極型晶體管導(dǎo)通。當(dāng)流入寄生PNPN結(jié)構(gòu)的總電流達(dá)到開關(guān)轉(zhuǎn)換電流時，閂鎖就發(fā)生。

當(dāng)流過阱-襯底結(jié)的雪崩電流、光電流及位移電流，同時通過兩個旁路電阻RW、RS時，旁路電阻較大的晶體管先導(dǎo)通。然而要使閂鎖發(fā)生，第二個雙極型晶體管必須導(dǎo)通[3]，同時通過PNPN結(jié)構(gòu)的總電流必須達(dá)到開關(guān)轉(zhuǎn)換電流。

當(dāng)出現(xiàn)穿通、場穿通時，低阻通路一般發(fā)生在電源和地線之間，或者發(fā)生在電源和襯底發(fā)生器之間。在源-漏發(fā)生雪崩擊穿的情況下，低阻通路發(fā)生在電源和信號線之間，或者發(fā)生在信號線和襯底發(fā)生器之間。這些來源于穿通、場穿通或漏結(jié)雪崩的電流，一旦PNPN結(jié)構(gòu)的電流達(dá)到用取消被激發(fā)晶體管旁路電阻形成的三極管結(jié)構(gòu)計(jì)算的開關(guān)轉(zhuǎn)換電流時，至少會發(fā)生瞬時閂鎖，若總電流也能達(dá)到四極管結(jié)構(gòu)開關(guān)轉(zhuǎn)換電流，則閂鎖將維持下去。

6 閂鎖的后果

由于閂鎖會在電源和地之間產(chǎn)生低阻抗回路，從而產(chǎn)生非常大的電流，將器件燒毀。圖3為某款電路失效后經(jīng)拍照分析為器件發(fā)生閂鎖的照片，紅點(diǎn)部分就是發(fā)生閂鎖的位置，閂鎖效應(yīng)直接將芯片該位置的器件燒毀。

圖3 芯片發(fā)生閂鎖的照片

7 抗閂鎖的措施

體硅CMOS中的閂鎖效應(yīng)起因于寄生NPN和PNP雙極晶體管形成的PNPN結(jié)構(gòu)，若能使兩只晶體管的小信號電流增益之和小于1，閂鎖就可防止。因此，總體來說，防止閂鎖的措施一般有如下方式：一是將雙極型晶體管的特性破壞掉，即通過改進(jìn)CMOS制造工藝，用減少載流子運(yùn)輸或注入的方法來達(dá)到破壞雙極型晶體管作用的目的，例如摻金、中子輻射形成基區(qū)阻礙電場以及形成肖特基源/漏勢壘等。二是將兩個雙極型晶體管間的耦合去掉，即防止一只雙極管導(dǎo)通另一只雙極管，這可通過版圖設(shè)計(jì)和工藝技術(shù)來實(shí)現(xiàn)。本文結(jié)合以上的分析和研究提出了如下一些抗閂鎖的優(yōu)化改良措施。

7.1 版圖的優(yōu)化創(chuàng)新設(shè)計(jì)

在傳統(tǒng)意義的版圖設(shè)計(jì)里，往往為了節(jié)省面積只是添加少量的襯底接觸，以滿足常規(guī)的閂鎖設(shè)計(jì)驗(yàn)證，但是并不能起到很好的防范作用，需要更好的優(yōu)化設(shè)計(jì)來實(shí)現(xiàn)。

（1）添加保護(hù)環(huán)，如圖4所示，在N阱中N+或在P襯底中P+所做的guard ring為多子保護(hù)環(huán)，其他為少子環(huán)，其中多子保護(hù)環(huán)主要可以減少RS和RW；少子環(huán)可以預(yù)先收集少子增加Ib相應(yīng)減小Ic的值，減小橫向三極管的β值，從而到達(dá)減小閂鎖效應(yīng)的目的。βnpn×βpnp＜1為負(fù)反饋，βnpn×βpnp＞1為正反饋。

圖4 添加保護(hù)環(huán)的版圖

（2）多打Nwellcontact和P-sub contact，以減輕連入的寄生電阻。

（3）加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和串聯(lián)電阻。采用接襯底的環(huán)形VDD電源線，并盡可能將襯底背面接VDD。增加電源VDD和VSS接觸孔，并加大接觸面積。對每一個接VDD的孔都要在相鄰的阱中配以對應(yīng)的VSS接觸孔，以便增加并行的電流通路。盡量使VDD和VSS的接觸孔的長邊相互平行，并與阱的邊沿平行。接VDD的孔盡可能安排得離阱遠(yuǎn)些，接VSS的孔盡可能安排在p阱的所有邊上，Guardring在有條件的情況下寬點(diǎn)好。必須加一個強(qiáng)環(huán)以減小Rs和RNwell；有條件可以再加一個弱環(huán)以減小β值（通常只在阱外加一個帶阱的N+環(huán)圍著潛在發(fā)射區(qū)），環(huán)的長邊要與阱的邊沿平行，有條件可將環(huán)加寬點(diǎn)，減小Rs和RNwell，多加電源與地孔，保證電源與地接觸充分。減小Rs和RNwell，減小與阱邊沿垂直的電流密度，大電流要與阱邊沿平行。

（4）管子的布局方向垂直于阱邊沿，也就是使源漏電流平行于阱邊沿。PMOS與NMOS都要盡量距離阱邊沿遠(yuǎn)一些，為減小β值，在有條件的情況下VDD與VSS都應(yīng)距離阱邊沿遠(yuǎn)一點(diǎn)。

7.2 工藝級抗閂鎖優(yōu)化措施

（1）降低少數(shù)載流子的壽命可以減少寄生雙極型晶體管的電流增益，一般使用金摻雜或中子輻射技術(shù)，但此方法不易控制且也會導(dǎo)致漏電流的增加。

（2）另一種減少閂鎖效應(yīng)的方法，是將器件制作于P+重?fù)诫s襯底上的低摻雜外延層中，也即是P+深埋層。重?fù)诫s襯底提供一個收集電流的高傳導(dǎo)路徑，降低了RS，若在阱中加入重?fù)诫s的N+埋層（或倒轉(zhuǎn)阱），又可降低RW。實(shí)驗(yàn)證明此方法制造的CMOS電路有很高的抗閂鎖能力。

（3）STI橫向隔離技術(shù)，閂鎖亦可通過溝槽隔離結(jié)構(gòu)來加以避開。在此技術(shù)中，利用非等向反應(yīng)離子濺射刻蝕，刻蝕出一個比阱還要深的隔離溝槽。接著在溝槽的底部和側(cè)壁上生長一熱氧化層，然后淀積多晶硅或二氧化硅，以將溝槽填滿。因?yàn)閚溝道與p溝道MOSFET被溝槽所隔開，所以此種方法可以消除閂鎖，以上措施都是對傳統(tǒng)CMOS工藝技術(shù)的改造。

（4）更先進(jìn)的工藝技術(shù)如SOI（Silicon on Insulator）等能從根本上來消除閂鎖產(chǎn)生，但工藝技術(shù)相對來講要復(fù)雜一些，提供的是一種縱向隔離技術(shù)。

7.3 電路應(yīng)用級抗閂鎖改良措施

（1）要特別注意電源跳動。防止電感元件的反向感應(yīng)電動勢或電網(wǎng)噪聲竄入CMOS電路，引起CMOS電路瞬時擊穿而觸發(fā)閂鎖效應(yīng)。因此在電源線較長的地方要注意電源退耦，此外還要注意對電火花箝位。

（2）防止寄生晶體管的EB結(jié)正偏。輸入信號不得超過電源電壓，如果超過這個范圍，應(yīng)加限流電阻。因?yàn)檩斎胄盘栆坏┏^電源電壓，就可能使EB結(jié)正偏而使電路發(fā)生閂鎖。輸出端不宜接大電容，一般應(yīng)小于0.01 μF。

（3）電流限制。CMOS的功耗很低，所以在設(shè)計(jì)CMOS系統(tǒng)的電源時，系統(tǒng)實(shí)際需要多少電流就供給它多少電流，電源的輸出電流能力不要太大。從寄生可控硅的擊穿特性中可以看出，如果電源電流小于可控硅的維持電流，那么即使寄生可控硅有觸發(fā)的機(jī)會，也不能維持閂鎖，可通過加限流電阻來達(dá)到抑制閂鎖的目的。

此外，關(guān)于模塊級版圖N+保護(hù)環(huán)和P+保護(hù)環(huán)（即電源和地）的使用，如果該模塊版圖比較敏感，那就先用P+（地）包起來，然后用N+（電源）包起來，如果該模塊版圖屬噪聲源，那就先用N+（電源）包起來，然后用P+（地）包起來。

8 結(jié)論

文章首先對傳統(tǒng)意義中CMOS工藝的閂鎖概念、原理進(jìn)行了闡述，然后深入分析了閂鎖產(chǎn)生的條件、觸發(fā)方式以及閂鎖帶來的嚴(yán)重后果，并在此基礎(chǔ)上提出了版圖的優(yōu)化設(shè)計(jì)及工藝和電路的改良措施，這些措施可以有效防止閂鎖的產(chǎn)生，并對所有集成電路的抗閂鎖設(shè)計(jì)都具有指導(dǎo)意義，也是集成電路設(shè)計(jì)人員多年來理論結(jié)合實(shí)際的經(jīng)驗(yàn)總結(jié)。

[1] Harry Veendrick. 納米CMOS集成電路——從基本原理到專用芯片實(shí)現(xiàn)[M]. 北京：電子工業(yè)出版社，2011.

[2] 畢查德·拉扎維. 模擬CMOS集成電路設(shè)計(jì)[M]. 西安：西安交通大學(xué)出版社，2005.

[3] 錢敏. CMOS集成電路閂鎖效應(yīng)的形成機(jī)理和對抗措施研究[J]. 蘇州大學(xué)學(xué)報(bào)，2003.