周儒領，張慶勇，詹奕鵬

（中芯國際集成電路制造（上海）有限公司，上海 201203）

1 引言

分離柵式存儲器結構單元如圖1和圖2所示，其使用了3層多晶硅工藝來分別形成浮柵（Floating Gate, FG）、控制柵（Control Gate, CG）和選擇柵（Select Gate/Word Line, SG/WL）/擦除柵（Erase Gate, EG），并在結構上分離出了專用的控制柵和擦除柵[1]。由于專門的擦除柵的存在，選擇柵的柵氧不用在擦除操作時承受高壓，可以做到更薄，更容易實現縮微工藝對低工作電壓的發(fā)展需求[2]。

圖1 分離柵式快閃存儲器的結構單元

在對選中的分離柵式快閃存儲器存儲單元進行擦除操作時，浮柵中的電子通過EG-FG多晶硅到多晶硅FN隧穿效應穿過層間氧化層被拉到EG中去，從而完成擦除操作。

圖2 分離柵式快閃存儲器的擦除操作示意圖

通過對EG端加一高壓，源端、漏端、襯底、選擇柵和控制柵等其他終端均接地，在擦除柵和浮柵兩層多晶硅間由于耦合電容作用，在其層間氧化層上形成一定電壓差，足以把浮柵中的電子通過FN隧穿拉到擦除柵。同時隨著浮柵中的電子逐漸被拉出，浮柵電位升高，其與擦除柵的相對電位差會縮小，從而弱化氧化層間的電勢差而達到平衡。

隨著浮柵中電子被拉出，從而降低了浮柵開啟的閾值電壓。這樣，在讀周期的時候，施加在終端的參考電壓不但可以開啟選擇柵，同樣能夠通過控制柵耦合以開啟浮柵，使源漏端溝道得以導通從而產生電流，我們定義此為存儲單元的擦除狀態(tài)“1”。

由于相鄰字線（WL/SG）上的所有存儲單元共用一條擦除線，因此，被選中的字線上的所有字節(jié)會被同時擦除。并且由于有選擇柵的存在和關斷，可以有效避免疊柵式結構閃存存儲器常見的過擦除（Over-Erase）問題，也就是說即使過度擦除的分離柵式存儲單元也不會產生不必要的漏電流，從而不會產生讀周期的誤判[3]。

2 實驗內容

借鑒前代分離柵式快閃存儲器的帶有浮柵尖角的結構特點[2～3]，我們分析認為可以通過形成非對稱性浮柵結構，改變浮柵到擦除柵側的結構形貌，增加一個浮柵到擦除柵的突出角來提高浮柵到擦除柵的正向隧穿電壓，從而提高擦除效率。

在工藝上，我們是通過在蝕刻制程定義浮柵前生長一層犧牲性側墻來達到形成浮柵到擦除柵的突出角的目的，保留擦除柵側的犧牲性側墻而去除選擇柵側的犧牲性側墻以形成非對稱性浮柵結構，同時還可以通過控制犧牲性側墻的厚度來形成不同的浮柵到擦除柵的突出角長度。需要特別指出的是，在我們設計的實驗條件中，我們僅對浮柵在擦除柵側的形貌做出了突出角，而相對于選擇柵側的浮柵則沒有此突出角，其目的是為了對存儲單元的寫入以及寫入干擾性能不會產生明顯影響[4]。

圖3 非對稱性浮柵的結構示意圖

為了對比不同浮柵到擦除柵側的結構形貌對分離柵式快閃存儲單元擦除效率的影響，我們對應設計了不同浮柵到擦除柵的突出角長度的工藝實驗（如表1所示），從沒有突出角的對稱性浮柵結構到最大8 nm長度突出角的非對稱性浮柵結構。

表1 不同浮柵突出角的實驗條件表

針對不同的實驗條件，在評估擦除性能時，我們以擦除操作一定時間后（一般擦除操作時間為10 ms）讀到的存儲單元的溝道電流（Ir1）和到達一定擦除目標電流時所需的時間（T2E，time to erase）兩個測試指標來衡量分離柵式快閃存儲單元的擦除效率，表征為T2E的時間越短，包括存儲單元的溝道電流開啟的時間和電流到達飽和的時間越短，同時在規(guī)定時間擦除操作后的電流越高，則擦除效果越佳。

3 實驗結果

實驗最終得到的非對稱性浮柵結構形貌如圖4所示，浮柵在擦除柵側的形貌帶有一定長度的突出角，而位于選擇柵側的浮柵則沒有突出角。

針對不同浮柵到擦除柵的突出角長度的工藝實驗，對應的擦除效率表征實驗結果如圖5所示。

由圖5的T2E曲線分析，浮柵到擦除柵的突出角的存在能夠有效縮短存儲單元的溝道電流（Ir1）開啟的時間，特別是突出角長度達到5 nm以后效果非常明顯，而從到達飽和電流所需要的時間來看，也保持和電流開啟時間同樣的趨勢，基本上在實驗范圍內突出角的長度與T2E時間有著強烈的正相關性，也就是說浮柵到擦除柵的突出角長度越長，T2E時間越短。

圖4 非對稱性浮柵結構形貌的TEM圖像

圖5 不同浮柵到擦除柵的突出角長度的擦除效率表征

從理論上分析，當浮柵到擦除柵側形成了一個突出角后，因為形貌的改變，浮柵到擦除柵的隧穿氧化層的電場分布以及能帶圖也相應發(fā)生了變化。由于突出角的存在，依據尖端放電效應，在突出角的尖端我們獲得了一個增強型的電場，更有利于浮柵中電子在這一點被拉出到擦除柵。同時由于突出角的存在，電場分布的變化導致了擦除操作時的能帶圖發(fā)生彎曲，降低了浮柵到擦除柵的能帶壁壘，電子更容易穿過隧穿氧化層到達擦除柵，完成分離柵存儲器的擦除[2]。

另外從擦除操作10 ms后讀到的存儲單元的溝道電流（Ir1）來分析，浮柵到擦除柵的突出角的形成也能夠有效增加溝道電流，但是最佳的擦除電流出現在突出角長度在5 nm的實驗條件（split 2）。

分析認為，當浮柵到擦除柵的突出角不夠長時，浮柵的頂角大部分被控制柵及其保護側墻包圍，造成上述尖端放電增強正向隧穿電場效應不夠明顯，從而影響擦除效率；但浮柵到擦除柵的突出角太長時，擦除柵對浮柵的耦合效應會隨著浮柵到擦除柵接觸面積的增大而持續(xù)增加，弱化了兩者之間的隧穿電勢差而容易達到平衡，從而也不利于擦除效率的改善。仿真結果也可以得出相同的結論，隨著浮柵突出角長度的增大，浮柵到擦除柵的正向隧穿電壓會不斷減小直至飽和，但是同時由此而引入的擦除柵對浮柵的耦合電壓卻會隨著浮柵到擦除柵接觸面積的增大而持續(xù)增加。受這兩個因素的共同影響，呈現出擦除電流在某個最優(yōu)化的突出長度時能達到最大即取得最佳的擦除效率[2]，在本實驗中最佳的擦除電流就出現在浮柵到擦除柵的突出角長度在5 nm的實驗條件（split 2）下。

對于這一工藝優(yōu)化后的非對稱性浮柵結構，我們對存儲單元的擦除電流在忍耐力方面也進行了專門的測試[5]，在每一次寫入和擦除的循環(huán)后都讀取存儲單元的擦除電流，結果如圖6所示。在所需的一萬次寫入和擦除的循環(huán)后，所有測試樣品擦除電流的退化程度都并不明顯，顯示了這種非對稱性浮柵結構的分離柵式閃存存儲器在可靠性方面的性能并未因為浮柵在擦除柵側形貌的改變而受到影響。

圖6 存儲單元的擦除電流忍耐力測試

4 結論

借鑒第一代與第二代分離柵式快閃存儲器特殊的浮柵尖角工藝，在分離柵式存儲器持續(xù)微縮過程中，本文通過形成非對稱性浮柵結構，改善浮柵在擦除柵側的形貌，增加一個浮柵到擦除柵的突出角并加以優(yōu)化其突出長度，可以在不影響可靠性方面性能的情況下，顯著改善存儲單元的擦除效率。

在工藝上，我們是通過在蝕刻制程定義浮柵前生長一層犧牲性側墻來達到形成浮柵到擦除柵的突出角的目的，保留擦除柵側的犧牲性側墻而去除選擇柵側的犧牲性側墻以形成非對稱性浮柵結構，同時還可以通過控制犧牲性側墻的厚度來形成不同的浮柵到擦除柵的突出角長度。

[1] Caleb YuSheng Cho, MingJer Chen, ChiouFeng Chen,Prateep Tuntasood, DerTsyr Fan, TsengYi Liu. A Novel Self-Aligned Highly Reliable Sidewall Split-Gate Flash Memory [J]. IEEE TRANSACTIONS ON ELECTRON DEVICES, MARCH 2006，53（3）:465.

[2] Yuri Tkachev, Xian Liu, Alexander Kotov. Floating-Gate Corner-Enhanced Poly-to-Poly Tunneling in Split-Gate Flash Memory Cells [J].IEEE TRANSACTIONS ON ELECTRON DEVICES, JANUARY 2012,59(1) : 5-10.

[3] B Chen. Highly reliable SuperFlash embedded memory scaling for low power SOC [J]. Proc. VLSI-TSA, 2007:1-2.

[4] 李勇，劉艷，周儒領，黃淇生，詹奕鵬. 分離柵快閃存儲器及其制造方法[P].中國專利：102104044A，2011-06-22.

[5] X Liu, V Markov, A Kotov, T N Dang, A Levi, I Yue,A Wang, R Qian. Endurance characteristics of SuperFlash memory [J].