孟晶　俞能杰

摘 要： 諧振是電源完整性一大問題，PCB電源平面間諧振振幅過大，會(huì)導(dǎo)致電源分配系統(tǒng)（PDS）工作異常，甚至成為EMI輻射源，故在PCB詳細(xì)設(shè)計(jì)階段需開展諧振仿真分析并消除諧振，從而提高設(shè)計(jì)成功率。為消除諧振，首先利用SIWAVE軟件對電源地平面間諧振情況進(jìn)行仿真分析，找出諧振點(diǎn)，然后合理選用布局去耦電容，消除400 MHz以下頻段諧振影響。通過調(diào)整PCB疊層及層間距消除400 MHz以上頻段諧振影響。通過實(shí)例仿真分析，依據(jù)工程經(jīng)驗(yàn)，實(shí)現(xiàn)了快速估算去耦電容的計(jì)算方法，并證明了其正確性。

關(guān)鍵詞： 電源完整性； 諧振； SIWAVE仿真分析； 去耦電容

中圖分類號(hào)： TN710?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）10?0144?03

Abstract： Resonance is a major problem of power integrity. If the resonance amplitude between PCB power planes is too large， it may cause PDS work abnormal， even cause the power planes to become EMI emitter， so in the detailed PCB design stage， simulation analysis of resonance and eliminating resonance are needed for improving the success rate of the design. To eliminate resonance， first， the SIWAVE is used to simulate and analyze the resonance between the power planes to find the resonance point， and then the decoupling capacitor is selected and layouted reasonably， so as to eliminate the influence caused by the resonance below 400 MHz frequency， and eliminate the influence caused by the resonance above 400 MHz frequency by adjusting the PCB overlayers and the space between overlayers. Based on engineering experience， a rapid calculation method to estimate the value of the decoupling capacitors was achieved. Its correctness was proved with simulation analysis on example.

Keywords： power integrity； resonance； SIWAVE simulating and analysis； decoupling capacitor

0 引 言

隨著微電子技術(shù)的不斷發(fā)展，更多功能的模擬和數(shù)字電路被制作或集成到單個(gè)芯片中[1]。當(dāng)大量高速開關(guān)器件同時(shí)快速切換狀態(tài)時(shí)，就會(huì)產(chǎn)生電源噪聲，干擾周圍的高速信號(hào)，并且由于噪聲容限變小，嚴(yán)重時(shí)，可引發(fā)芯片的誤動(dòng)作，造成不利影響。因此對電源完整性的研究顯得越來越重要[2?3]。

作為電源完整性的一大問題，諧振是指能量被夾在兩個(gè)平行板（power and ground plane）之間，因原始信號(hào)與其反射信號(hào)同相（phase add）而形成共振腔效應(yīng)。在中低頻時(shí)，電源地平面對可當(dāng)作一個(gè)理想電容來看待，其ESR和ESL都很小，在頻率達(dá)到某一個(gè)高頻段時(shí)，電源地平面間變成了一個(gè)諧振腔，等效為RLC串并聯(lián)電路，在諧振頻率點(diǎn)附近，平面對地阻抗變得很大，從而引發(fā)電源完整性問題[4]。

1 諧振帶來的問題

若諧振落在了設(shè)計(jì)關(guān)注的頻段內(nèi)，帶來的問題，需要從三方面來分析：一方面諧振過大，在諧振點(diǎn)處電源波動(dòng)過大，穩(wěn)壓電源芯片VRM無法實(shí)時(shí)響應(yīng)負(fù)載對于電流需求的快速變化，會(huì)出現(xiàn)電源跌落，從而產(chǎn)生電源噪聲[5]；第二方面在諧振點(diǎn)處，電源表現(xiàn)的高阻抗，使的部分噪聲和信號(hào)能量無法在電源分配系統(tǒng)（PDS）中找到回流路徑，最終會(huì)從PCB板輻射出去，造成EMI問題[6]；最后一個(gè)方面，若諧振點(diǎn)與板上器件工作頻率相同，將引起共振。無論哪種情況發(fā)生，都將導(dǎo)致板卡性能下降，甚至設(shè)計(jì)失敗，從而延長設(shè)計(jì)周期和增加設(shè)計(jì)成本。因而，為了將問題控制在設(shè)計(jì)初期，需要在進(jìn)行PCB設(shè)計(jì)時(shí)開展諧振仿真分析，及時(shí)發(fā)現(xiàn)存在問題，通過計(jì)算，并利用仿真工具優(yōu)化設(shè)計(jì)。

2 消除諧振的方法

當(dāng)前，電源完整性諧振問題主要通過兩個(gè)途徑解決，即安裝去耦電容和優(yōu)化PCB的疊層設(shè)計(jì)及布局布線。在高速系統(tǒng)工作速率低于400 MHz時(shí)，在恰當(dāng)位置安裝合適的去耦電容，有助于減小電源完整性問題；當(dāng)系統(tǒng)速率更高時(shí)，去耦電容作用減小。這時(shí)，只有通過優(yōu)化PCB層間距設(shè)計(jì)及布局布線，降低電源電壓，以及適當(dāng)匹配，降低反射等辦法解決電源完整性問題[7]。之所以是400 MHz，是由于受限于去耦電容能力，眾所周知，理想電容實(shí)際上是不存在的（在極低頻情況下，才將電容看作理想電容），實(shí)際電容總會(huì)存在一些寄生參數(shù)，在高頻情況下，其ESL、ESR參數(shù)將極其重要。一個(gè)電容器可用一個(gè)等效串聯(lián)電路來表示[8]，如圖 1所示。

4 結(jié) 語

諧振問題是電源完整性的一大問題，在高速PCB設(shè)計(jì)中需在設(shè)計(jì)初期對其進(jìn)行控制。不同頻段的諧振有不同的處理方法。針對400 MHz以下頻段，通過合理選用布局去耦電容，達(dá)到消除諧振的目的；而針對400 MHz以上頻段，通過調(diào)整PCB疊層及層間距可達(dá)到同樣目的。本文依據(jù)工程經(jīng)驗(yàn)，實(shí)現(xiàn)了快速估算去耦電容的計(jì)算方法，并通過實(shí)例仿真分析，證明了其正確性。

參考文獻(xiàn)

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