吳 雪，陸 嫵，王 信，郭 旗，張興堯，于 新

(1.中國科學(xué)院 特殊環(huán)境功能材料與器件重點(diǎn)實(shí)驗(yàn)室，新疆理化技術(shù)研究所，新疆 烏魯木齊 830011；2.新疆電子信息材料與器件重點(diǎn)實(shí)驗(yàn)室，新疆 烏魯木齊 830011；3.中國科學(xué)院大學(xué)，北京 100049)

隨著半導(dǎo)體制造工藝技術(shù)的發(fā)展，器件特征尺寸逐漸向超深亞微米、納米尺寸發(fā)展，在實(shí)際制造工藝中，由于每一道工序的不確定性，設(shè)計(jì)標(biāo)稱相同的器件也會(huì)存在有限的失配，而器件特征尺寸的減小則使晶體管間的失配性能越來越差[1]。在高精度模擬電路設(shè)計(jì)中，晶體管之間的匹配性能非常關(guān)鍵，其對(duì)模擬電路的失調(diào)電壓、電流等均會(huì)帶來一定的影響[2-5]。因此小尺寸模擬電路的性能受其影響日趨嚴(yán)重。中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所、新疆理化技術(shù)研究所等對(duì)深亞微米MOS晶體管均進(jìn)行了總劑量輻照試驗(yàn)，結(jié)果表明：與微米工藝(0.5 μm以上)相比，深亞微米工藝MOS晶體管閾值電壓不再是輻射敏感參數(shù)，而輻射感生漏電流仍是其薄弱環(huán)節(jié)，其主要原因?yàn)楦綦x氧化層在輻照過程中引入了大量的陷阱電荷[6]。國外針對(duì)更小尺寸(100 nm以下)CMOS晶體管電離輻射效應(yīng)進(jìn)行了研究，結(jié)果表明：尺寸越小，其抗總劑量能力越強(qiáng)，且閾值電壓變化越小[7-8]。任迪遠(yuǎn)等[4-5]對(duì)CMOS工藝運(yùn)算放大器進(jìn)行了60Co γ輻照、質(zhì)子輻照及室溫退火效應(yīng)的研究，結(jié)果表明：輻照引起運(yùn)算放大器中差分對(duì)管的匹配性能惡化是導(dǎo)致失調(diào)電壓、電源電壓抑制比等參數(shù)退化的主要原因。國內(nèi)外對(duì)半導(dǎo)體制造工藝引起的晶體管失配、失配模型及其對(duì)集成電路帶來的影響進(jìn)行了研究[9-11]，但關(guān)于電離輻射環(huán)境下差分對(duì)管失配特性的研究鮮有報(bào)道，因此，本文以0.18 μm MOS差分對(duì)管為研究對(duì)象，對(duì)樣品輻照前后轉(zhuǎn)移特征曲線、閾值電壓、柵極電流等進(jìn)行測(cè)試、分析，研究深亞微米器件的失配特性，為進(jìn)一步了解深亞微米MOS差分對(duì)管失配隨輻照總劑量的變化情況及其對(duì)模擬電路帶來的影響奠定基礎(chǔ)。

1 總劑量輻照試驗(yàn)

試驗(yàn)樣品為同一批次國產(chǎn)標(biāo)準(zhǔn)工藝線0.18 μm NMOS、PMOS差分對(duì)管。樣品的寬度、長度分別為100 μm、0.18 μm，采用STI隔離技術(shù)，最大工作電壓為1.8 V。輻照試驗(yàn)在中國科學(xué)院新疆理化技術(shù)研究所60Co γ源上進(jìn)行，劑量率為0.510 4 Gy(Si)/s。輻照過程中，NMOS器件偏置條件為：VG=VD=1.8 V，VS=0 V；PMOS器件偏置條件為：VG=VD=0 V，VS=1.8 V。每次輻照完成后，對(duì)輻照樣品進(jìn)行轉(zhuǎn)移特征曲線測(cè)試，測(cè)試過程中同時(shí)對(duì)柵極電流進(jìn)行測(cè)試，確保試驗(yàn)樣品在輻照及測(cè)試過程中未發(fā)生柵極擊穿現(xiàn)象。曲線測(cè)試在KEITHLEY4200半導(dǎo)體綜合參數(shù)分析儀上進(jìn)行，每次測(cè)試過程不超過20 min，以減小測(cè)試所帶來的退火效應(yīng)。

2 試驗(yàn)結(jié)果與分析

2.1 柵極電流

圖1為NMOS及PMOS差分對(duì)管輻照前后柵極電流的變化(Ig1、Ig2分別為差分對(duì)管中第一、二只晶體管柵極電流)。輻照前，NMOS晶體管的柵極電流約為4×10-12A，且差分對(duì)管中兩只晶體管失配很??；當(dāng)輻照2 000 Gy(Si)時(shí)，柵極電流增大到約4×10-11A，但柵極電流失配增大，且柵極電壓越大，晶體管失配越大。PMOS差分對(duì)管的輻照變化和NMOS一致。

本試驗(yàn)樣品柵氧化層厚度約為4 nm，盡管電離總劑量輻照會(huì)在柵氧化層中產(chǎn)生陷阱電荷，但由于柵氧化層足夠小，使柵極或Si/SiO2界面的電子會(huì)隧穿至柵氧化層中，這樣輻照產(chǎn)生的柵氧化層陷阱電荷會(huì)被中和，這也是柵極電流對(duì)總劑量輻照不敏感的原因。由于差分對(duì)管中不同晶體管在工藝制造過程中的差異，使輻照產(chǎn)生的柵氧化層陷阱電荷數(shù)量及隧穿過來的電子數(shù)量可能不同，從而導(dǎo)致CMOS差分對(duì)管的柵極電流匹配性能變差。盡管MOS差分對(duì)管的柵極電流失配隨輻照總劑量的增加而增大，但由于柵極電流變化很小，輻照到2 000 Gy(Si)后僅為10-11A，其變化在模擬電路應(yīng)用中基本可忽略，不會(huì)對(duì)高精度模擬電路造成影響[1]。

圖1 輻照前后NMOS(a)及PMOS(b)差分對(duì)管的柵極電流變化曲線

2.2 漏極電流

圖2為NMOS及PMOS差分對(duì)管的轉(zhuǎn)移特征曲線隨輻照總劑量的變化情況。從圖2可看出，輻照前，NMOS和PMOS差分對(duì)管的轉(zhuǎn)移特性曲線匹配性能均較輻照后的好，PMOS差分對(duì)管漏極電流ID幾乎未變化，匹配性能仍較好。對(duì)NMOS差分對(duì)管，當(dāng)輻照至600 Gy(Si)時(shí)，兩只晶體管截止區(qū)漏級(jí)電流均增大，其失配亦增大，且隨輻照總劑量的增加截止區(qū)漏級(jí)電流持續(xù)增大并逐漸呈現(xiàn)飽和趨勢(shì)。從圖2還可看出，隨輻照總劑量的增加，NMOS差分對(duì)管中兩只晶體管截止區(qū)漏極電流的失配從截止區(qū)逐漸向飽和區(qū)過渡。這是因?yàn)?，?dāng)輻照總劑量較小時(shí)，其感生漏極電流較小，與亞閾區(qū)、飽和區(qū)的漏極電流相比可忽略，故截止區(qū)先出現(xiàn)漏極電流失配；隨著輻照總劑量的增加，截止區(qū)漏極電流增大的幅度趨于飽和，而亞閾區(qū)和飽和區(qū)的漏極電流變化遠(yuǎn)未達(dá)到飽和，因此漏極電流的失配從截止區(qū)逐漸向飽和區(qū)過渡。

對(duì)于深亞微米MOS晶體管，雖柵氧化層厚度減小至幾nm，但隔離氧化層厚度仍有幾百nm，且隔離氧化層的質(zhì)量遠(yuǎn)不及柵氧化層，所以隔離氧化層是其輻照敏感區(qū)域。電離輻射會(huì)在隔離氧化層中產(chǎn)生大量電子空穴對(duì)，電子被電場(chǎng)迅速掃出氧化層，留下帶正電的空穴，空穴被晶體管邊緣的STI隔離氧化層的陷阱捕獲，形成正氧化物陷阱電荷。隨著氧化物陷阱電荷的積累，最終在隔離氧化層形成一較大的電場(chǎng)。當(dāng)電場(chǎng)強(qiáng)度達(dá)到一定值時(shí)，NMOS晶體管的隔離氧化層下P型襯底表面反型，源漏之間兩側(cè)寄生晶體管開啟，形成漏電通道，從而導(dǎo)致漏電流的增加[12-13]；而對(duì)于PMOS晶體管，由于其源、漏區(qū)均在N阱(N-Well)中，正氧化物陷阱電荷無法形成漏電通道，故其對(duì)總劑量輻照不敏感。在制作隔離氧化層時(shí)，工藝步驟中刻蝕、氧化等出現(xiàn)的不均勻、不一致均會(huì)導(dǎo)致兩只晶體管隔離氧化層中的缺陷濃度、能級(jí)分布等的不同，從而導(dǎo)致缺陷在捕獲輻照產(chǎn)生的空穴形成氧化物陷阱電荷的不同，造成漏電流的失配在電離輻射環(huán)境下惡化。在模擬集成電路中，電流失配的增加會(huì)影響電流源、比例電流分配精度等，為消除這種影響，必須使過驅(qū)動(dòng)電壓達(dá)到最大。但當(dāng)過驅(qū)動(dòng)電壓增大時(shí)，負(fù)載電阻失配及晶體管尺寸失配對(duì)失調(diào)的影響將增大，這對(duì)高精度模擬集成電路是不利的[1,9,14]。

圖2 NMOS(a)及PMOS(b)差分對(duì)管的轉(zhuǎn)移特性曲線隨輻照總劑量的變化

2.3 閾值電壓

傳統(tǒng)的恒流法提取閾值電壓對(duì)深亞微米晶體管已不再適用，本文根據(jù)MOS晶體管飽和區(qū)漏極電流的公式可得出飽和區(qū)漏電流和閾值電壓呈平方關(guān)系，對(duì)飽和區(qū)轉(zhuǎn)移特征曲線進(jìn)行線性擬合，提取樣品不同總劑量下的閾值電壓值。圖3為NMOS及PMOS差分對(duì)管的閾值電壓失配隨輻照總劑量的變化情況。由圖3可看出，輻照前NMOS兩只晶體管的閾值電壓差為0.94 mV，失配為0.2%(晶體管閾值電壓約為0.46 V)，兩只晶體管匹配性較好，隨輻照總劑量的增加，閾值電壓差增大，輻照結(jié)束時(shí)，兩只晶體管的閾值電壓差達(dá)50.17 mV，失配達(dá)10.9%。而PMOS差分對(duì)管的兩只晶體管失配在0.5%之內(nèi)，最大閾值電壓差為2 mV，可見PMOS差分對(duì)管的失配對(duì)總劑量輻照不敏感。

閾值電壓VT可表示為：

式中：φMS為金屬半導(dǎo)體功函數(shù)差；QOX為氧化層中電荷數(shù)量；QA為溝道耗盡區(qū)電荷數(shù)量；φFP為襯底費(fèi)米勢(shì)；COX為氧化層電容。

根據(jù)閾值電壓的定義，總劑量輻照前閾值電壓的失配與摻雜程度、柵氧化層及耗盡區(qū)電荷有關(guān)，而這些參數(shù)在同一工藝制作的晶體管中存在誤差，進(jìn)而造成器件電參數(shù)的失配?？倓┝枯椪諏?duì)溝道區(qū)及柵極中摻雜程度無影響，而是在柵氧化層中產(chǎn)生電子空穴對(duì)，空穴會(huì)被氧化層中工藝造成的缺陷捕獲，進(jìn)而形成氧化物陷阱電荷及界面陷阱電荷；或被隔離氧化層中存在的缺陷捕獲，形成陷阱電荷，進(jìn)一步影響耗盡區(qū)電荷，上述兩種情況均會(huì)導(dǎo)致閾值電壓變化。在輻射環(huán)境中，由于不同晶體管工藝中存在的缺陷數(shù)量、能級(jí)的不同，導(dǎo)致捕獲輻射產(chǎn)生的空穴數(shù)量不同，從而使得晶體管失配增大。當(dāng)溝道長度較小時(shí)，總劑量輻照亦會(huì)導(dǎo)致晶體管有效溝道長度變化，從而會(huì)引起飽和區(qū)漏電流的變化，進(jìn)一步造成漏電流的失配增加。在高精度模擬電路設(shè)計(jì)中，失配會(huì)引起集成電路的較大的直流失調(diào)、有限偶次失真及更低的共模抑制，且MOS晶體管閾值電壓的失配與溝道電容互相制約、互相對(duì)換。在0.6 μm工藝制作的晶體管中，1 mV的閾值電壓失配相當(dāng)于增大300 fF的溝道電容。若差動(dòng)對(duì)并聯(lián)較多(如在A/D轉(zhuǎn)換器中)，則輸入電容變得過高，會(huì)嚴(yán)重降低速度且要求前級(jí)有較高的功耗，這均不利于集成電路的設(shè)計(jì)及應(yīng)用。根據(jù)文獻(xiàn)[6,12-13]，深亞微米MOS晶體管閾值電壓的漂移量不會(huì)影響晶體管的導(dǎo)通和截止?fàn)顟B(tài)，從而不會(huì)影響數(shù)字集成電路；但在高精度模擬集成電路中，失調(diào)電壓和差分對(duì)管中晶體管閾值電壓差呈正比，故輻射環(huán)境下閾值電壓的失配增大對(duì)高精度模擬電路的影響較嚴(yán)重。

3 結(jié)論

通過對(duì)0.18 μm MOS差分對(duì)管的總劑量效應(yīng)研究，可得出以下結(jié)論：1) 可通過閾值電壓、漏極電流來表征電離輻射環(huán)境下MOS差分對(duì)管失配特性；2) 輻照會(huì)引起NMOS差分對(duì)管閾值電壓、漏極電流失配增加；3) PMOS差分對(duì)管對(duì)總劑量輻照不敏感，輻照后閾值電壓和漏極電流均無明顯引起失配增加現(xiàn)象的出現(xiàn)；4) 電離輻射環(huán)境下小尺寸MOS晶體管閾值電壓的變化在差分對(duì)管中不可忽略，在高精度模擬集成電路中，其關(guān)聯(lián)著電路參數(shù)及性能的變化。

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