龔 駿

（哈爾濱工業(yè)大學(xué)，黑龍江 哈爾濱 150006）

1 課題來(lái)源及研究的目的和意義

1.1 課題來(lái)源

醫(yī)用、商用以及軍用的數(shù)模混合電子系統(tǒng)中的模數(shù)轉(zhuǎn)換器（ADC，Analog to Digital Converter）。

圖1 ADC 在數(shù)字信號(hào)處理中的應(yīng)用

1.2 研究的目的和意義

自然界中的原始信號(hào)大都為模擬信號(hào)，傳統(tǒng)方法是利用模擬電路處理這些連續(xù)的信號(hào)。隨著電子科技的迅猛發(fā)展，在許多領(lǐng)域中，傳統(tǒng)的模擬電路逐漸被速度快、成本低、魯棒性好的數(shù)字電路所取代。 近些年來(lái)，隨著集成電路（IC，Integrated Circuit）工藝的迅猛發(fā)展， 全球高新科技領(lǐng)域的數(shù)字化程度正在不斷加深。 作為連接數(shù)字域和模擬域兩大橋梁之一的模數(shù)轉(zhuǎn)（ADC，Analog to Digital Converter）已經(jīng)成為了許多電路系統(tǒng)的重要組成部分，廣泛地應(yīng)用于各種醫(yī)用、商用以及軍用的數(shù)?；旌想娮酉到y(tǒng)中。

隨著對(duì)ADC 需求與日劇增的同時(shí)， 人們對(duì)其性能的要求也在不斷地提高。如今在很多電路系統(tǒng)設(shè)計(jì)中，ADC 已經(jīng)成為制約系統(tǒng)工作頻率的瓶頸[1]。 因此，高速度高精度ADC 的實(shí)現(xiàn)已成為了時(shí)下研究的熱點(diǎn)。

然而，在實(shí)際的ADC 設(shè)計(jì)中，由于受到芯片成本、面積、功耗和工藝等諸多方面因素的制約， 高速度和高精度往往是相互對(duì)立的。 高分辨率的ADC 很難做到高轉(zhuǎn)換速率，而高轉(zhuǎn)換速率的ADC 很難做到高分辨率和低功耗。 例如：Sigma delta ADC 的分辨率能夠達(dá)到24 位，是目前為止精度最高的ADC，但是速度只能接近最初流水線型ADC 的1.5MS/s 的速度； 速度最快的ADC 無(wú)疑是全并行的Flash ADC，速度可以達(dá)到GS/s 級(jí)，但是在這種速度下，分辨率卻普遍低于8 位；而流水線型ADC 在分辨率為15 位時(shí)轉(zhuǎn)換速度仍可以超過(guò)200MS/s[2]。相對(duì)于其他類(lèi)型結(jié)構(gòu)的ADC，流水線型ADC（Pipelined ADC）在實(shí)現(xiàn)較高精度的同時(shí)，仍可以保持較高的速度和較低的功耗，可以在速度、精度、功耗和芯片面積之間達(dá)到最好的折中[3]。 流水線型ADC 可以提供優(yōu)異的動(dòng)態(tài)性能，能夠滿(mǎn)足現(xiàn)代數(shù)字無(wú)線通信系統(tǒng)、高精度成像系統(tǒng)、 高速數(shù)據(jù)采集系統(tǒng)等對(duì)A/D 轉(zhuǎn)換器高速度、 高精度的要求。因此應(yīng)用范圍十分廣泛，已經(jīng)成為各種模數(shù)轉(zhuǎn)換結(jié)構(gòu)中的主流，自然也是近幾年國(guó)內(nèi)外研究的熱點(diǎn)。

在現(xiàn)行的工藝水平下，由于受到熱燥聲、時(shí)鐘抖動(dòng)、開(kāi)關(guān)電荷注入、時(shí)鐘饋通、比較器失調(diào)、運(yùn)放有限增益以及電容失配等諸多方面因素的影響，流水線型ADC 的轉(zhuǎn)換精度一般被限制在10 位左右[4]。 因此，為了滿(mǎn)足更高的精度需求，就必需使用相關(guān)的誤差校正技術(shù)。 數(shù)字后臺(tái)校正技術(shù)可以突破芯片工藝條件和電路設(shè)計(jì)水平的限制，而且流水線型ADC 的結(jié)構(gòu)也易于采用數(shù)字后臺(tái)校正技術(shù)。 使用數(shù)字后臺(tái)校正技術(shù)也方便和后端數(shù)字信號(hào)處理電路在同一芯片集成，是現(xiàn)在主流的校正技術(shù)[5]。

2 國(guó)內(nèi)外在該方向的研究現(xiàn)狀及分析

經(jīng)過(guò)三十多年來(lái)的行業(yè)和學(xué)術(shù)研究上的發(fā)展，ADC 的研發(fā)與設(shè)計(jì)已逐漸成熟。 自從1999年來(lái)，國(guó)外的ADC 發(fā)展速度異常迅猛。 國(guó)外諸如MIT、U.C.Berkeley 等大學(xué)和知名研究機(jī)構(gòu)有大批研究人員從事各種ADC 的研發(fā)工作， 目標(biāo)主要集中在新型ADC、系統(tǒng)結(jié)構(gòu)、單元電路和具體技術(shù)難點(diǎn)的突破。 此外在工業(yè)界，ADI、TI、Linear、Maxim、NXP 等 國(guó) 際 知 名 公 司 則 主 要 對(duì) 已 經(jīng)證實(shí)為準(zhǔn)確、可靠的A/D 轉(zhuǎn)換技術(shù)，從設(shè)計(jì)、工藝、生產(chǎn)成本等各方面進(jìn)行改進(jìn)和完善。 重視工程化、實(shí)用化研究，從而讓這些技術(shù)和產(chǎn)品盡快應(yīng)用于新一代A/D 轉(zhuǎn)換器、通信、DSP 系統(tǒng)等軍用民用領(lǐng)域。

國(guó)內(nèi)ADC 發(fā)展由于起步比較晚，主要是由復(fù)旦大學(xué)、清華大學(xué)、上海交通大學(xué)等高?？蒲袡C(jī)構(gòu)在研究設(shè)計(jì)。 此外在工藝上國(guó)內(nèi)該領(lǐng)域也與國(guó)外的工藝技術(shù)存在著很大的差距， 科研水平和技術(shù)水平都比較落后。 不過(guò)近幾年來(lái)隨著市場(chǎng)經(jīng)濟(jì)的不斷發(fā)展，也為了能夠逐步的滿(mǎn)足國(guó)內(nèi)市場(chǎng)對(duì)于ADC 的需求，無(wú)論是工業(yè)界還是在實(shí)驗(yàn)室中都加大了對(duì)ADC 的研究研究和投入，也取得了一定的成就[6]。

2.1 高速度

轉(zhuǎn)換速度作為模數(shù)轉(zhuǎn)換器的一個(gè)重要指標(biāo)，為了能夠滿(mǎn)足高速的數(shù)字信號(hào)的處理要求，必須得到不斷提高。 目前提高速度的方式一般是采用高速的ADC 結(jié)構(gòu)，如采用全并行（Flash）模數(shù)轉(zhuǎn)換技術(shù)、流水線型轉(zhuǎn)換技術(shù)、時(shí)間交織模數(shù)轉(zhuǎn)換技術(shù)。 現(xiàn)階段流水線ADC 速度已突破200MS/s，F(xiàn)lash ADC 速度突破10GS/s，時(shí)間交織ADC 速度甚至達(dá)到了40GS/s，就連以分辨率為主要性能指標(biāo)的sigma delta 型ADC 也突破了25MS/s 的速度[2]。 在未來(lái)的發(fā)展道路上，隨著工藝技術(shù)的日益提高，更高速度的ADC 也不再遙不可及。

2.2 高分辨率

分辨率指的是圖像能分辨的程度， 它是對(duì)精度的一種體現(xiàn)。 現(xiàn)代隨著多媒體技術(shù)的高速發(fā)展，這就要求數(shù)字信號(hào)能夠具有更大的動(dòng)態(tài)范圍， 隨之而來(lái)的就是需要將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)的模數(shù)轉(zhuǎn)換器有更高的精度， 即需要更多位數(shù)的有效分辨率。 目前國(guó)際上具有較高分辨率的結(jié)構(gòu)有低中速率的sigma delta 型ADC、流水線型ADC 以及折疊插值型ADC。 其中過(guò)采樣的Sigma-delta 型ADC 的分辨率達(dá)到了24 位以上。如TI 公司的ADS1258，其分辨率為24 位，它在音頻設(shè)備上得到了廣泛的應(yīng)用[7]。

2.3 低電壓、低功耗

ADC 的設(shè)計(jì)除了要求有高速度和高分辨率之外，一項(xiàng)重要的性能指標(biāo)就是功耗。 低電壓、低功耗是當(dāng)今電子產(chǎn)業(yè)不可避免的發(fā)展要求，主要原因可以從兩個(gè)方面進(jìn)行考慮：第一、能夠節(jié)約能源；第二、低電壓能夠通過(guò)電池供電來(lái)使用產(chǎn)品，還能夠增加電池的使用時(shí)間，方便用戶(hù)攜帶。 現(xiàn)在低功耗ADC 的功率已降到了幾十毫瓦，使得智能手機(jī)、便攜式音箱設(shè)備和醫(yī)療設(shè)備等成為可能[8]。

2.4 混合信號(hào)處理（Mixed Signal Processing）方向

在微電子行業(yè)領(lǐng)域技術(shù)的迅猛發(fā)展以及CMOS 超大規(guī)模集成電路（Very Large Scale Integration）技術(shù)水平的快速提高，把數(shù)字信號(hào)處理器及其他標(biāo)準(zhǔn)數(shù)字器件與ADC 集成于同一芯片上， 從而構(gòu)成一個(gè)混合信號(hào)處理器是集成電路產(chǎn)業(yè)未來(lái)發(fā)展的趨勢(shì)。這樣做可以提高芯片的集成度，與此同時(shí)也降低了芯片在制造和封裝過(guò)程工序的成本， 除此之外還能節(jié)省和減少外圍電路，降低電路的功耗，提升芯片的運(yùn)行效率。 這對(duì)于系統(tǒng)/設(shè)備生產(chǎn)商來(lái)說(shuō)將意味著更短的開(kāi)發(fā)周期、 更小的封裝面積和更加穩(wěn)定的產(chǎn)品性能[6]。

2.5 向CMOS 工藝發(fā)展

電路的設(shè)計(jì)是以工藝為基礎(chǔ)建立的，同時(shí)電路結(jié)構(gòu)的發(fā)展又促使工藝的提高，從而滿(mǎn)足設(shè)計(jì)的需要，兩者相互促進(jìn)，相互依存。近年來(lái)由于集成電路制造工藝的不斷演進(jìn)，模擬電路也被不斷地移植到深亞微米甚至納米尺度的CMOS 工藝上去， 芯片封裝面積也越來(lái)越小。 這樣一來(lái)既可以提高產(chǎn)品的集成度，同時(shí)也降低了封裝成本。 因而嘗試將混合信號(hào)功能從昂貴、復(fù)雜的專(zhuān)業(yè)型工藝向主流的CMOS 型工藝轉(zhuǎn)化是ADC 研發(fā)的另一個(gè)趨勢(shì)[9]。

3 主要研究?jī)?nèi)容及研究方案

3.1 主要研究?jī)?nèi)容

首先，從研究數(shù)模轉(zhuǎn)換器的電路結(jié)構(gòu)出發(fā)，針對(duì)運(yùn)算放大器的非理想性因素以及電容失配對(duì)誤差因素的影響， 分析總結(jié)流水線型ADC 傳統(tǒng)實(shí)現(xiàn)的設(shè)計(jì)約束。 在此之上研究并提出新的流水線型ADC 的數(shù)字校正方，在數(shù)字信號(hào)處理中對(duì)誤差進(jìn)行校正案，提高ADC 系統(tǒng)的性能，降低對(duì)模擬電路的性能要求，把電路復(fù)雜度從模擬領(lǐng)域轉(zhuǎn)移到數(shù)字領(lǐng)域， 從而有效地降低系統(tǒng)功耗。 然后完成數(shù)字校正系統(tǒng)方案的建模，并進(jìn)行行為級(jí)驗(yàn)證。

根據(jù)提出的數(shù)字校正方案進(jìn)行電路結(jié)構(gòu)的設(shè)計(jì)，并用硬件描述語(yǔ)言Verilog HDL 代碼實(shí)現(xiàn)， 對(duì)生成的Verilog 代碼進(jìn)行功能仿真、時(shí)序分析等；待功能仿真正確無(wú)誤之后，利用綜合軟件（Design Compile）結(jié)合工藝庫(kù)文件進(jìn)行綜合。

3.2 研究方案

3.2.1 首先了解ADC 的基本工作原理

ADC 是模擬系統(tǒng)通向數(shù)字系統(tǒng)的接口，其工作是對(duì)輸入的模擬信號(hào)進(jìn)行采樣，把這些采樣值通過(guò)量化和編碼，最后得到所需要的數(shù)字量。因?yàn)閿?shù)字量的取值是離散的，而模擬量的取值是連續(xù)的，所以這種表示只能是近似的表示。 其工作框圖如下圖2所示。

圖2 ADC 系統(tǒng)框圖

抗混疊濾波器防止諧波或者高頻信號(hào)折疊到基帶上，得到理想的頻率設(shè)計(jì)范圍。 采樣/保持電路在時(shí)鐘電路控制下，將連續(xù)的輸入信號(hào)變?yōu)楣潭〞r(shí)鐘間隔的離散信號(hào)。 量化電路將經(jīng)過(guò)采樣/保持電路生成的離散信號(hào)進(jìn)行幅值量化，從而轉(zhuǎn)換成數(shù)字碼。 編碼電路將量化后的數(shù)字碼轉(zhuǎn)化成二進(jìn)制碼，方便后續(xù)的數(shù)字電路進(jìn)行處理。

3.2.2 流水線型ADC 的基本工作原理

流水線型ADC 由前端采樣保持電路 （SHA，Sample-Hold-Amplifier）、各級(jí)子流水線ADC、延時(shí)單元（Delay Elements）以及數(shù)字處理單元（Digital Correction）構(gòu)成。 以下為其工作框圖[10]，如下圖3 所示。

圖3 流水線型ADC 系統(tǒng)結(jié)構(gòu)框圖

采樣保持電路對(duì)輸入的模擬信號(hào)進(jìn)行處理，將處理后信號(hào)傳輸?shù)阶蛹?jí)流水線型ADC 中。 各級(jí)子流水線ADC 的結(jié)構(gòu)基本相同，除最后一級(jí)之外，其余的每一級(jí)子流水線ADC 的輸出分為兩個(gè)部分：一部分輸出到延遲對(duì)準(zhǔn)寄存器中；另一部分作為下一子流水線ADC 電路的輸入。 最后一級(jí)電路由于沒(méi)有下一級(jí)子流水線ADC 電路，直接將結(jié)果輸出到延遲對(duì)準(zhǔn)寄存器中。 最后，將延遲對(duì)準(zhǔn)寄存器中的數(shù)字碼錯(cuò)位相加， 得到最終的數(shù)字輸出碼。

每一子流水線ADC 均包括采樣保持電路模塊（S/H）、高速低精度的子級(jí)模數(shù)轉(zhuǎn)換器 （Sub ADC）和子級(jí)數(shù)模轉(zhuǎn)換器（Sub DAC）、 減法器模塊以及殘差增益模塊。 其中的采樣保持模塊、Sub DAC、 減法器模塊和殘差增益模塊構(gòu)成乘法型數(shù)模轉(zhuǎn)換器（MDAC，Multiplying Digital-to-Analog Convertor）。 子流水線ADC的電路結(jié)構(gòu)如下圖4 所示。

圖4 子級(jí)流水線ADC 結(jié)構(gòu)框圖

采樣保持電路對(duì)輸入的模擬信號(hào)Vin 進(jìn)行采樣， 同時(shí)Sub ADC 將輸入Vin 轉(zhuǎn)化為K 位數(shù)據(jù)輸出。然后Sub DAC 將K 位數(shù)字信號(hào)還原成模擬信號(hào)， 再與被采樣的輸入信號(hào)相減得到殘差信號(hào)。 將殘差信號(hào)通過(guò)殘差增益模塊精確放大倍之后輸出到下一級(jí)子流水線ADC， 作為下一級(jí)子流水線ADC 的輸入信號(hào)，這樣做的好處是使下一級(jí)子模塊可以使用相同的參考電平。 該過(guò)程一直重復(fù)到最后一級(jí)。 因?yàn)樽詈笠患?jí)后面不再跟有子流水線ADC，所以就不必具有減法和放大殘差功能，通常最后一級(jí)采用Flash 結(jié)構(gòu)。

由上可知，為了能夠提高流水線ADC 的工作速率，相鄰的子級(jí)電路在一個(gè)完整的周期內(nèi)需要交替工作在采樣或放大狀態(tài)。也就是說(shuō)，奇數(shù)級(jí)工作在采樣狀態(tài)時(shí)偶數(shù)級(jí)就工作在放大狀態(tài)，反之，奇數(shù)級(jí)工作在放大狀態(tài)時(shí)偶數(shù)級(jí)就工作在采樣狀態(tài)。

3.2.3 數(shù)字電路校正方案

（1）碼域均衡（Code Domain Equalization）。 數(shù)字電路可以對(duì)流水線ADC 的主要誤差包括非線性誤差進(jìn)行建模，并可以通過(guò)自適應(yīng)均衡的技術(shù)得以校準(zhǔn)。 這種技術(shù)通常需要輸入ADC—個(gè)已知的測(cè)試信號(hào)來(lái)實(shí)現(xiàn)。 最常用的一種辦法就是引入一個(gè)的低速高精度ADC （Slow-but-Accurate ADC）， 也叫做參考ADC（Reference ADC）來(lái)估計(jì)并糾正主ADC（Main ADC）的非理想因素造成的誤差。

主ADC 是一個(gè)高速低精度的ADC （Fast-but-Inaccurate ADC），將主ADC 與參考ADC 并行連接，參考ADC 的工作頻率是主ADC 的1/M。 參考ADC 每M個(gè)時(shí)鐘周期對(duì)輸入信號(hào)進(jìn)行一次采樣。 將主ADC 與參考ADC 二者進(jìn)行并行的連接。 連接后，參考數(shù)模轉(zhuǎn)換器的工作頻率是主數(shù)模轉(zhuǎn)換器的1/M。 前者每M個(gè)時(shí)鐘周期對(duì)輸入信號(hào)進(jìn)行一次采樣。通過(guò)輸入信號(hào)的采樣，將主ADC 的輸出連接到自適應(yīng)FIR 濾波器上， 這個(gè)濾波器的系數(shù)由參考ADC 輸出端的濾波器經(jīng)過(guò)最小均方 （Least Mean Square）算法計(jì)算而得到，從而得到一個(gè)較為精確地?cái)?shù)字輸出。需要注意的是，這種方法雖然可以校正一些線性誤差，如電容失配誤差、輸入失調(diào)誤差、運(yùn)放有限增益誤差等，但不能校準(zhǔn)運(yùn)放增益變化導(dǎo)致的非線性誤差[11]。

（2）分裂法（Split ADC technique）。 相比利用參考ADC 校準(zhǔn)的技術(shù)，Split ADC 校準(zhǔn)技術(shù)能在幾乎不增加模擬設(shè)計(jì)難度的條件下，提供全數(shù)字式的后臺(tái)校準(zhǔn)，這種方法的原理是通過(guò)將單個(gè)的ADC 分成兩個(gè)ADC，分裂后的每個(gè)ADC 只有原先的ADC 一半的面積和熱噪底。 而分裂后的兩個(gè)ADC 除了殘差傳輸曲線外完全一樣。 兩個(gè)分裂后的ADC 的通道在相同的時(shí)鐘下輸入相同的模擬信號(hào)，而不是采用時(shí)間交織（Time Interleaved）技術(shù)。 經(jīng)過(guò)上述校準(zhǔn)技術(shù)：Split ADC 的面積和功耗相對(duì)于一個(gè)單個(gè)的ADC是不變的。 在理論情況下，兩個(gè)分裂后的ADC 會(huì)輸出相同的結(jié)果。 但實(shí)際上，由于存在ADC 本身的誤差，兩個(gè)ADC 的輸出信號(hào)是仍然存在一定的差異的。 因此，兩個(gè)輸出信號(hào)的差值，即誤差信號(hào)，可以采用均衡的算法進(jìn)行校準(zhǔn)，通過(guò)算法對(duì)兩個(gè)輸入信號(hào)的差值校準(zhǔn)，可以減小信號(hào)之間的誤差。由于信號(hào)和兩個(gè)ADC的誤差有著較高的相關(guān)性，分裂法能夠保證高速的數(shù)字校準(zhǔn)。

實(shí)際情況下， 精密的設(shè)計(jì)也存在著器件參數(shù)值失配的誤差。 由于這些誤差的存在，兩個(gè)ADC 的殘差放大曲線是不完全相同的，因此分裂法降低了算法收斂到錯(cuò)誤狀態(tài)的可能性，使得校準(zhǔn)技術(shù)的魯棒性（Robust）更強(qiáng)[12]。

（3）偽隨機(jī)噪聲（PN，Pseudorandom Noise）校正算法。 偽隨機(jī)噪聲是一個(gè)偽隨機(jī)信號(hào)， 和除自身外的任何信號(hào)的長(zhǎng)期相關(guān)都趨近于0，方差為1。隨機(jī)噪聲序列也是一個(gè)偽隨機(jī)序列，由-1和+1 的序列組成，均值為0，方差為1。

在流水線ADC 信號(hào)處理通路中注入適當(dāng)幅值的隨機(jī)擾動(dòng)， 經(jīng)由隨機(jī)擾動(dòng)使得隨機(jī)測(cè)試信號(hào)得到與輸入信號(hào)相同過(guò)程的處理， 在這類(lèi)處理中可以攜帶與輸入信號(hào)處理過(guò)程中同樣的誤差因子。 這種校正方法是將隨機(jī)碼攜帶的誤差在數(shù)字域中檢測(cè)出來(lái)，并且在數(shù)字域中對(duì)原信號(hào)進(jìn)行校正。 除此之外，也可以用偽隨機(jī)碼校正方法與低速高精度ADC 相結(jié)合的方法對(duì)子模數(shù)轉(zhuǎn)換器的輸入?yún)⒖茧妷哼M(jìn)行調(diào)制， 通過(guò)調(diào)制來(lái)消除電容失配誤差。 由于偽隨機(jī)碼在大量統(tǒng)計(jì)點(diǎn)平均的情況下其均值才趨于零， 所以這種校正方法往往需要較多的采樣點(diǎn)來(lái)達(dá)到收斂的效果。 一般來(lái)說(shuō)，校正精度為N 位的流水線ADC 至少需要個(gè)采樣點(diǎn)[5]。

（4）跳補(bǔ)法（Skip&Fill）。 跳補(bǔ)法校準(zhǔn)技術(shù)的原理是：在輸入模擬采樣信號(hào)的轉(zhuǎn)換過(guò)程中，周期性的或非周期性的跳過(guò)（skip）一個(gè)轉(zhuǎn)換時(shí)隙， 而跳過(guò)的這個(gè)釆樣值的數(shù)字輸出可以用數(shù)字處理 的 方 式 來(lái) 填 補(bǔ) （fill）， 比 如 非 線 性 插 值（Nonlinear interpolation）的方式。 因此，這個(gè)被跳過(guò)的轉(zhuǎn)換周期可以用來(lái)做數(shù)字校準(zhǔn)。

在大多數(shù)的實(shí)際應(yīng)用中，后臺(tái)的數(shù)字校準(zhǔn)技術(shù)需要至少一個(gè)采樣時(shí)鐘周期來(lái)完成校準(zhǔn)功能。 如果模數(shù)轉(zhuǎn)換器（ADC）每次采樣一次模擬輸入就校準(zhǔn)一次，可以追蹤到跟ADC 的溫度變化以及器件老化等外界因素相關(guān)的參數(shù)， 這樣一來(lái)也會(huì)大大的降低了ADC 的轉(zhuǎn)換速率， 從而增加了模數(shù)轉(zhuǎn)換器大量的消耗功率。

跳補(bǔ)法技術(shù)能夠提供給校準(zhǔn)電路空余的采樣時(shí)隙來(lái)進(jìn)行數(shù)字校準(zhǔn)，使校準(zhǔn)工作模式從前臺(tái)轉(zhuǎn)到后臺(tái)，這種技術(shù)不需要大規(guī)模的改動(dòng)模擬電路， 對(duì)于電路的整體功耗和性能沒(méi)有大的影響，同時(shí)跳補(bǔ)法技術(shù)也降低了校準(zhǔn)給ADC 模數(shù)轉(zhuǎn)換器轉(zhuǎn)換速度帶來(lái)的不良影響[13]。

4 進(jìn)度安排及預(yù)期達(dá)到的目標(biāo)

熟悉數(shù)字集成電路設(shè)計(jì)的步驟， 熟練使用Verilog HDL 語(yǔ)言進(jìn)行電路設(shè)計(jì)。 能夠獨(dú)立完成查閱資料，搜集信息，設(shè)計(jì)電路結(jié)構(gòu)以及最后的功能實(shí)現(xiàn)及仿真。 完成流水線型ADC 校正電路所需的性能指標(biāo)，向著高轉(zhuǎn)換精度、高轉(zhuǎn)換速率、低電壓、低功耗、低噪聲的流水線型ADC 的不斷努力。

[1] 眭志凌.“Time-interleaved ADC 數(shù)字校正系統(tǒng)的研究與實(shí)現(xiàn)”，電子科技大學(xué)碩士學(xué)位論文，2013.

[2] 陳華.“16 位100 MSPS 流水線型ADC 數(shù)字自校正技術(shù)的研究與實(shí)現(xiàn)”，電子科技大學(xué)碩士學(xué)位論文，2013.

[3]程夢(mèng)璋，景為平.“新型流水線ADC 的設(shè)計(jì)與分析”，《電子科技大學(xué)學(xué)報(bào)》，2008，37（6）：930-933.

[4]戴瀾，周玉梅，胡曉宇，蔣見(jiàn)花.“一種流水線ADC 數(shù)字校準(zhǔn)算法實(shí)現(xiàn)”，《半導(dǎo)體學(xué)報(bào)》，2008，29（5）：993-997.

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