羅林燕+吳伯農(nóng)

摘 要： 由于陀螺儀量程較小，難以應(yīng)用于高轉(zhuǎn)速載體的姿態(tài)測(cè)試中，因此設(shè)計(jì)了以MEMS線加速度計(jì)ADXL377和地磁傳感器HMC1043為微慣性測(cè)量單元（MIMU）的微型角速度解算系統(tǒng)。系統(tǒng)以FPGA作為協(xié)處理器控制ADC模塊對(duì)11路傳感器信號(hào)的同步轉(zhuǎn)化，并對(duì)轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行及時(shí)采集、緩存；以DSP 芯片TMS320C6713作為主處理器完成角速度的實(shí)時(shí)解算。系統(tǒng)最大可測(cè)角速度達(dá)30 r/s，信號(hào)的采集、解算實(shí)時(shí)性強(qiáng)，角速度的測(cè)量精度高，而且電路半徑僅5 cm，安裝方便、功耗低。

關(guān)鍵字： 無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)； 角速度解算； ADXL377； TMS320C6713

中圖分類號(hào)： TN911.7?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）15?0089?05

Design of angular velocity resolving system for high rotation carrier

based on DSP and FPGA

LUO Lin?yan， WU Bo?nong

（North China University of Technology， Beijing 100144， China）

Abstract： To solve the problem that gyroscope can not be used in the attitude testing of high rotation carrier due to its smmal measuring range， a mini angular velocity resolving system was designed to detect angular velocity. The system takes MEMS accelerometer ADXL377 and geomagnetic sensor HMC1043 as MIMU， FPGA as its coprocessor to control the ADC module to make the 11?way sensor signals converted synchronously， and DSP chip TMS320C6713 as core processor to achieve real?time resolving of angular velocity. The system has a large measuring range and high?accuracy in detection of angular velocity， and high performance in high?speed real?time information accquisition and resolving， as well as small size， easy installation and low power consumption. The system′s maximum angular detecting speed is up to 30 r/s.

Keywords： gyroscope free strap?down inertial navigation system； angular velocity resolving； ADXL377； TMS320C6713

0 引 言

常規(guī)的角速度測(cè)量采用陀螺儀，但陀螺儀量程小，且內(nèi)含有不可轉(zhuǎn)動(dòng)部件，不能承受大的線加速度沖擊，難以滿足高轉(zhuǎn)速載體的測(cè)量要求。在無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)中（GFSINS），采用線加速度代替陀螺儀，從線加速度計(jì)的輸出中解算出角加速度及角速度[1]。

目前，國(guó)內(nèi)對(duì)無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)的研究，系統(tǒng)MIMU以九加速度計(jì)和八加速度計(jì)兩種方案為主。以九加速度計(jì)與磁強(qiáng)計(jì)為MIMU的系統(tǒng)，能完備地解算出載體的三維姿態(tài)信息，且解算精度較高，但需要立體安裝多個(gè)加速度計(jì)，而無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)對(duì)安裝誤差非常敏感[2]。本系統(tǒng)只要求解算出載體的角速度，且載體的連續(xù)飛行時(shí)間較短，加速度計(jì)的累積誤差有限，所以選用只需要對(duì)加速度計(jì)進(jìn)行平面安裝的八加速度計(jì)方案，同時(shí)選用磁強(qiáng)計(jì)實(shí)時(shí)修正解算結(jié)果。

MEMS加速度計(jì)不僅量程大，精度高，可靠性高，壽命長(zhǎng)，成本低，能進(jìn)行多軸輸出，而且體積小、安裝方便，是捷聯(lián)式慣性導(dǎo)航系統(tǒng)的理想選擇。以FPGA作為協(xié)處理器，不僅可以把DSP從繁瑣的數(shù)據(jù)采集及緩存中斷中解脫出來(lái)，專注于角加速度及角速度的解算，還可以以硬件的方式設(shè)計(jì)系統(tǒng)與其他計(jì)算機(jī)的接口，提高了效率，節(jié)省了系統(tǒng)成本，減小了體積。

1 系統(tǒng)總體方案設(shè)計(jì)

八加速度計(jì)及磁強(qiáng)計(jì)的安裝方式如圖1所示，其中[x]軸為載體的縱軸方向，編號(hào)1～8為加速度計(jì)，編號(hào)9～11為磁強(qiáng)計(jì)，箭頭方向?yàn)榧铀俣然虼艔?qiáng)計(jì)的敏感方向[3?4]。

由文獻(xiàn)[2]可知，某一加速度計(jì)的輸出表達(dá)式為：

[A=（θb）T?（fb+Ωbib?rb+（Ωbib）2?rb）] （1）

式中：[θb]表示該加速度計(jì)敏感方向向量在載體系中的投影；[fb]表示載體質(zhì)心處的比力矢量在載體系中的投影；[Ωbib]表示載體坐標(biāo)系相對(duì)慣性系旋轉(zhuǎn)角速度向量[wbib]的反對(duì)稱矩陣；[rb]表示加速度安裝位置處相對(duì)載體中心的位置矢量。由式（1）可得角加速度的計(jì)算公式為：

[wbib=（JTJ）-1JT?A1?Aj?An-M?F（wbib）] （2）

式中：[Jj=[（rbj×θbj）T（θbj）T]]

[Fwbib=wbibx2 wbiby2 wbibz2 wbibywbibz wbibxwbibz wbibxwbibyT]

[Mj=-θbjyrbjy-θbjzrbjz-θbjxrbjx-θbjzrbjz-θbjxrbjx-θbjyrbjyθbjzrbjy+θbjyrbjzθbjzrbjx+θbjxrbjzθbjyrbjx+θbjxrbjyT]

圖1 八加速度計(jì)及磁強(qiáng)計(jì)安裝示意圖

則角速度可通過(guò)對(duì)式（2）積分得到：

[wbibt=wbib（0）+0twbibτdτ] （3）

系統(tǒng)最高可測(cè)轉(zhuǎn)速達(dá)30 r/s，加速度計(jì)距載體中心的距離[rb]均為40 mm，加速度計(jì)的最大輸出[1，5][A]=145 g。磁強(qiáng)計(jì)與加速度計(jì)建立觀測(cè)方程，對(duì)系統(tǒng)的解算結(jié)果進(jìn)行校正[6]。

1.1 加速度計(jì)與磁傳感器的選擇與安裝

加速度計(jì)選用Analog Devices于2012年推出的首款模擬MEMS三軸高g加速度計(jì)ADXL377。該器件量程高達(dá)±200 g，完全滿足高轉(zhuǎn)速載體的測(cè)試要求；靈敏度為6.5 mV/g；[x，][y，][z]三軸的輸出帶寬均可根據(jù)用戶需要進(jìn)行設(shè)置，最高可達(dá)1 300 Hz；其體積僅為3 mm×3 mm×1.45 mm，電路板空間比需要多個(gè)單軸加速度計(jì)的典型解決方案縮小了至少5倍；且加速度計(jì)無(wú)需初始對(duì)準(zhǔn)及放置正交傳感器。在本系統(tǒng)中，共選用4個(gè)ADXL377加速度計(jì)（每個(gè)加速度計(jì)都只采集[x]軸和[y]軸的輸出信號(hào)），分別安裝在圖1中箭頭1和2、箭頭3和4、箭頭5和6、箭頭7和8的交點(diǎn)處，傳感器的[x，][y]敏感軸分別與箭頭所指方向?qū)R。

磁強(qiáng)計(jì)選用美國(guó)霍尼韋爾公司的三軸表面安裝磁傳感器HMC1043。該器件適用于地磁場(chǎng)磁性傳感，靈敏度極高，可達(dá)1.0 mV/V/guass（設(shè)置/重置電流為0.5 A時(shí)），且分辨率為120 μguass（帶寬為50 kHz，電橋電壓5 V時(shí)），進(jìn)行簡(jiǎn)單的信號(hào)放大后便可進(jìn)行地磁場(chǎng)測(cè)量；其體積為3 mm×3 mm× 1.40 mm，方便在狹小的空間安裝。本系統(tǒng)選用一個(gè)HMC1043地磁傳感器，安裝在圖1的質(zhì)心處，傳感器的敏感軸方向分別與9，10，11箭頭所指方向?qū)R。

2 系統(tǒng)硬件設(shè)計(jì)

角速度解算系統(tǒng)的硬件結(jié)構(gòu)如圖2所示，主要包括MIMU單元、信號(hào)調(diào)理電路、A/D轉(zhuǎn)換模塊、FPGA協(xié)處理器模塊、DSP數(shù)據(jù)處理部分和存儲(chǔ)系統(tǒng)。

圖2 角速度解算系統(tǒng)硬件系統(tǒng)結(jié)構(gòu)框圖

MIMU輸出的模擬信號(hào)經(jīng)信號(hào)調(diào)理電路低通濾波、放大后，進(jìn)行A/D轉(zhuǎn)換。在FPGA中設(shè)計(jì)了ADC控制器、FIFO存儲(chǔ)器。由ADC控制器對(duì)A/D轉(zhuǎn)換模塊的啟動(dòng)、輸出模式進(jìn)行控制；A/D轉(zhuǎn)換芯片輸出的數(shù)字信號(hào)送入FIFO存儲(chǔ)器進(jìn)行緩存，DSP及時(shí)讀走FIFO存儲(chǔ)器中的數(shù)據(jù)，防止FIFO中的數(shù)據(jù)溢出；ADC控制器與FIFO存儲(chǔ)器通過(guò)握手信號(hào)進(jìn)行通信，ADC控制器的工作狀態(tài)由DSP以操作外設(shè)存儲(chǔ)器的方式進(jìn)行控制。

為滿足角速度解算時(shí)需要快速處理大容量數(shù)字信號(hào)的要求，本系統(tǒng)選用TI公司的新型浮點(diǎn)DSP芯片TMS320C6713作為主處理器。該芯片主頻最高可達(dá)200 MHz；CPU采用Veloci TI結(jié)構(gòu)，具有8個(gè)獨(dú)立的功能單元（包括2個(gè)乘法器和6個(gè)算術(shù)邏輯單元），可同時(shí)執(zhí)行8條32位指令，其運(yùn)算能力可達(dá)1 GFLOPS。

為實(shí)現(xiàn)對(duì)MIMU單元中11通道模擬信號(hào)（8路加速度計(jì)信號(hào)和3路磁強(qiáng)計(jì)信號(hào)）的實(shí)時(shí)、同步采集，系統(tǒng)選用兩片AD7656作為模/數(shù)轉(zhuǎn)化芯片。該芯片內(nèi)置6個(gè)16位、快速、低功耗逐次逼近型ADC，并且允許6個(gè)ADC同時(shí)工作；最高吞吐率可達(dá)250 KSPS，轉(zhuǎn)化時(shí)間僅為3.1 μs，并且內(nèi)置低噪聲、寬帶寬采樣保持放大器，可處理高達(dá)4.5 MHz的輸入頻率；輸入/輸出模式均可進(jìn)行軟硬件配置。

2.1 MIMU單元電路設(shè)計(jì)

2.1.1 ADXL377電路設(shè)計(jì)

在進(jìn)行高轉(zhuǎn)速載體的角速度解算時(shí)，要求高轉(zhuǎn)速載體上傳感器的輸出信號(hào)盡可能的實(shí)時(shí)、準(zhǔn)確，從而提高解算精度。為此，在不超過(guò)后端A/D芯片模擬信號(hào)最高輸入頻率的前提下，盡量提高傳感器輸出信號(hào)的發(fā)生頻率。本系統(tǒng)把ADXL377加速度傳感器[x，][y，][z]軸的信號(hào)輸出頻率均設(shè)為1 kHz。ADXL377加速度傳感器的功能框圖如圖3所示。只需按要求配置[Cx，][Cy，][Cz，]則可得到相應(yīng)軸的信號(hào)發(fā)生頻率。本系統(tǒng)中，[Cx，][Cy，][Cz]均配為0.005 μF。

圖3 ADXL377功能框圖

2.1.2 HMC1043復(fù)位電路設(shè)計(jì)

為了保持磁傳感器的高靈敏度及靈敏度的線性特性，同時(shí)降低交叉軸效應(yīng)和溫度效應(yīng)，需要定期對(duì)磁傳感器進(jìn)行復(fù)位。本系統(tǒng)中，為了防止系統(tǒng)其他部分對(duì)磁傳感器的電磁干擾，磁傳感器的PCB電路與系統(tǒng)其他電路分離開(kāi)來(lái)，以插針的形式進(jìn)行連接。

磁傳感器復(fù)位電路如圖4所示。為了簡(jiǎn)化系統(tǒng)設(shè)計(jì)，復(fù)位電路采用單極性脈沖電路，手動(dòng)復(fù)位。每次測(cè)量前，對(duì)磁傳感器進(jìn)行一次復(fù)位。

圖4 磁傳感器HMC1043復(fù)位電路

2.2 模/數(shù)轉(zhuǎn)換芯片AD7656工作方式設(shè)置

AD7656模/數(shù)轉(zhuǎn)換芯片有兩種啟動(dòng)轉(zhuǎn)換的方式：硬件方式和軟件方式。本系統(tǒng)中，為了節(jié)省DSP和FPGA資源，全部采用硬件方式。在硬件方式下，啟動(dòng)轉(zhuǎn)換需要一個(gè)完整的CONVST脈沖，在脈沖的上升沿開(kāi)始轉(zhuǎn)換。每片AD7656包含CONVST A，CONVST B，CONVST C三個(gè)啟動(dòng)引腳，可分別啟動(dòng)通道V1，V2，V3，V4，V5，V6進(jìn)行轉(zhuǎn)換。本系統(tǒng)中，為了實(shí)現(xiàn)8路線加速計(jì)信號(hào)和3路磁強(qiáng)計(jì)數(shù)據(jù)的同步轉(zhuǎn)換，將兩片AD芯片的上述三個(gè)啟動(dòng)引腳全連接到一起，由一個(gè)控制信號(hào)驅(qū)動(dòng)。A/D轉(zhuǎn)換時(shí)鐘由芯片內(nèi)部提供，基準(zhǔn)電壓選用芯片內(nèi)部基準(zhǔn)電壓。

為了提高數(shù)據(jù)采集的速度，本系統(tǒng)對(duì)模/數(shù)轉(zhuǎn)換完成后的數(shù)據(jù)設(shè)置為并行方式輸出，每片A/D芯片的16根數(shù)據(jù)線直接與FPGA的16個(gè)I/O口進(jìn)行連接，而系統(tǒng)選用的FPGA芯片XC3S400A最大可用I/O為311個(gè)，可滿足設(shè)計(jì)要求。同時(shí)為了便于后期的DSP數(shù)據(jù)處理，數(shù)據(jù)以字的模式輸出。

2.3 FPGA功能設(shè)計(jì)

若DSP直接操作ADC芯片，頻繁地接收來(lái)自ADC芯片的反饋信號(hào)，進(jìn)入中斷程序讀取ADC輸出總線上的數(shù)據(jù)，不僅降低了DSP的工作效率，而且影響角速度解算的實(shí)時(shí)性、精度。為此，系統(tǒng)采用FPGA設(shè)計(jì)了ADC控制器、FIFO存儲(chǔ)器。其中ADC控制器負(fù)責(zé)對(duì)A/D芯片的控制，F(xiàn)IFO存儲(chǔ)器用來(lái)緩存模/數(shù)轉(zhuǎn)化完成后的數(shù)據(jù)。

2.3.1 ADC控制器設(shè)計(jì)

從AD7656的并行接口時(shí)序圖[1]可以看出，AD7656的啟動(dòng)轉(zhuǎn)換較為簡(jiǎn)單，但轉(zhuǎn)換后數(shù)據(jù)的讀取，因涉及到6個(gè)通道的數(shù)據(jù)，較為復(fù)雜。而6個(gè)通道的數(shù)據(jù)讀取是按照一定的順序進(jìn)行的，并且各階段均有相應(yīng)的啟動(dòng)和狀態(tài)信號(hào)，所以系統(tǒng)引用狀態(tài)機(jī)的方式來(lái)實(shí)現(xiàn)ADC控制器。圖5為ADC控制器的狀態(tài)轉(zhuǎn)移圖，整個(gè)ADC控制器（狀態(tài)機(jī)）共分為5個(gè)狀態(tài)：開(kāi)始、轉(zhuǎn)換、讀數(shù)據(jù)、間歇、空閑，不同狀態(tài)之間的轉(zhuǎn)移嚴(yán)格遵照AD7656并行接口的時(shí)序要求。

圖5 ADC控制器狀態(tài)轉(zhuǎn)移圖

（1） 在開(kāi)始狀態(tài)下，ADC控制器將連接AD7656 CONVEST的引腳拉高，啟動(dòng)轉(zhuǎn)換，直至AD7656輸出的反饋信號(hào)忙（BUSY）變?yōu)楦唠娖?，表明A/D轉(zhuǎn)化已成功啟動(dòng)，此時(shí)再把CONVEST引腳拉低，為下一次轉(zhuǎn)換做準(zhǔn)備。

（2） 轉(zhuǎn)換狀態(tài)。ADC控制器不輸出任何控制信號(hào)，等待AD7656完成模/數(shù)轉(zhuǎn)換（轉(zhuǎn)換時(shí)間大約為3.1 μs），直至忙（BUSY）引腳輸出低電平，表明模/數(shù)轉(zhuǎn)換已完成。

（3） 讀數(shù)據(jù)狀態(tài)。當(dāng)忙（BUSY）輸出低電平后，便進(jìn)入這一狀態(tài)，開(kāi)始讀某一通道的數(shù)據(jù)。A/D轉(zhuǎn)換完成后，數(shù)據(jù)寄存在ADC輸出數(shù)據(jù)寄存器中，需要及時(shí)啟動(dòng)讀信號(hào)線RD將數(shù)據(jù)讀出，寫入本系統(tǒng)設(shè)計(jì)的FIFO中，并等待FIFO寫成功信號(hào)（Fifo WrRe）有效。若FIFO寫成功信號(hào)（Fifo WrRe）有效，ADC控制器則進(jìn)入下一狀態(tài)——間隔。

（4） 間隔狀態(tài)。某一通道的數(shù)據(jù)成功寫入FIFO后，ADC控制器進(jìn)入這一狀態(tài)。設(shè)置間隔狀態(tài)的主要目的，是因?yàn)閷?duì)6個(gè)通道數(shù)據(jù)的讀取不能持續(xù)進(jìn)行，同時(shí)也為了辨別每個(gè)通道數(shù)據(jù)在FIFO中的存放位置，便于DSP對(duì)數(shù)據(jù)的提取。在間隔狀態(tài)下，模/數(shù)轉(zhuǎn)換芯片的讀信號(hào)線無(wú)效，數(shù)據(jù)的讀取暫時(shí)停止。只要6個(gè)通道數(shù)據(jù)的讀取沒(méi)有全部完成，并且FIFO寫成功信號(hào)無(wú)效，幾個(gè)時(shí)鐘周期后ADC控制器又會(huì)返回讀數(shù)據(jù)狀態(tài)，繼續(xù)對(duì)下一個(gè)通道數(shù)據(jù)進(jìn)行讀取。若是6個(gè)通道數(shù)據(jù)的讀取全部完成，則進(jìn)入空閑狀態(tài)。

（5） 空閑狀態(tài)。其是一種待命狀態(tài)，不對(duì)外界發(fā)送任何控制信息，但每個(gè)時(shí)鐘周期均會(huì)檢驗(yàn)一次CONVEST信號(hào)，一旦有效，控制器便會(huì)轉(zhuǎn)入開(kāi)始狀態(tài)。

ISE的狀態(tài)機(jī)工具STATE CAD可以把圖5所示的狀態(tài)轉(zhuǎn)移圖直接轉(zhuǎn)換為相應(yīng)的VHDL/Verilog代碼，但本系統(tǒng)為了把每個(gè)通道數(shù)據(jù)準(zhǔn)確地存放在系統(tǒng)指定存儲(chǔ)區(qū)域中，需要在讀每個(gè)通道數(shù)據(jù)的同時(shí)設(shè)計(jì)計(jì)數(shù)器，同時(shí)也為了調(diào)試的方便，ADC控制器部分的代碼采用手動(dòng)編寫。

2.3.2 FIFO存儲(chǔ)器設(shè)計(jì)

FIFO的設(shè)計(jì)可以使DSP專注于數(shù)據(jù)解算而無(wú)需頻繁的進(jìn)行數(shù)據(jù)讀取操作，當(dāng)FIFO中的數(shù)據(jù)達(dá)到一定量時(shí)，DSP再對(duì)FIFO中的數(shù)據(jù)集中讀取，使低速的ADC可以與高速的DSP協(xié)調(diào)工作，并提高DSP的效率。同時(shí)AD7656模/數(shù)轉(zhuǎn)換完成后，數(shù)據(jù)的輸出順序是第一通道、第二通道…第六通道，而FIFO屬于先進(jìn)先出的存儲(chǔ)器，當(dāng)DSP需要讀取某一通道的數(shù)據(jù)時(shí)，尋址非常方便。

Xilinx提供了免費(fèi)的IP核FIFO Generator v4.3用來(lái)生成FIFO。利用該IP核，用戶可自主配置、選擇存儲(chǔ)器的存儲(chǔ)深度、數(shù)據(jù)寬度、讀數(shù)據(jù)方式、狀態(tài)標(biāo)志、握手信號(hào)、存儲(chǔ)器空/滿信號(hào)等。

本系統(tǒng)為兩片ADC分別設(shè)計(jì)了一片F(xiàn)IFO，調(diào)用FPGA內(nèi)部的塊狀RAM實(shí)現(xiàn)，每片F(xiàn)IFO的存儲(chǔ)深度均設(shè)為2 KB，寫入數(shù)據(jù)寬度和輸出數(shù)據(jù)寬度均設(shè)為16位；FIFO的讀/寫時(shí)鐘采用異步，寫時(shí)鐘為10 KHz，讀時(shí)鐘為1 MHz；FIFO的讀采取首字直傳模式（First Word Fall Through，F(xiàn)WFT），避免讀操作時(shí)一個(gè)周期的延遲。

圖6為ADC控制器與FIFO的連接圖。模/數(shù)轉(zhuǎn)換完成后，轉(zhuǎn)換數(shù)據(jù)出現(xiàn)在AD7656的輸出數(shù)據(jù)總線上，ADC控制器便啟動(dòng)WR EN信號(hào)，向FIFO中寫數(shù)據(jù)；進(jìn)行下一通道數(shù)據(jù)的寫操作前，ADC控制器先檢測(cè)寫成功信號(hào)（Fifo WrRe）是否有效，只有寫成功信號(hào)有效，才繼續(xù)寫數(shù)據(jù)，從而保證寫操作的正確性；DSP不斷查詢FIFO反饋的滿信號(hào)FULL是否有效，若FIFO已滿，則DSP及時(shí)將FIFO中的數(shù)據(jù)讀走。

圖6 ADC控制器與FIFO的連接圖

2.4 FPGA與DSP的通信設(shè)計(jì)

本系統(tǒng)中，F(xiàn)PGA作為DSP的異步外設(shè)，接在DSP的外存儲(chǔ)器接口EMIF上，如圖7所示。TMS320C6713的異步接口非常方便，用戶除了通過(guò)硬件連接改變讀/寫時(shí)序以外，還可以通過(guò)對(duì)EMIF全局控制寄存器和相應(yīng)的CEX空間控制寄存器進(jìn)行參數(shù)配置來(lái)改變讀寫周期，實(shí)現(xiàn)與不同速度和類型的異步器件的直接接口。為了方便DSP對(duì)FPGA中的不同功能模塊讀/寫，系統(tǒng)以配置控制寄存器參數(shù)的方式為主。TMS320C6713的EMIF整個(gè)外部空間容量為64 MB，分為CE0～CE3四個(gè)區(qū)間，每個(gè)空間彼此獨(dú)立，可以進(jìn)行不同的訪問(wèn)控制。系統(tǒng)將CE2，CE3兩個(gè)區(qū)間分配給FPGA：區(qū)間CE2用來(lái)設(shè)計(jì)ADC控制器，占用的地址范圍為0xA0000000～0xA0000FF；區(qū)間CE3用來(lái)設(shè)計(jì)FIFO，共調(diào)用4 KB的空間用來(lái)存儲(chǔ)數(shù)據(jù)，其他空間用來(lái)設(shè)計(jì)相關(guān)的控制寄存器。

圖7 DSP與FPGA接口示意圖

圖7中，F(xiàn)PGA部分的CE，OE等接口，實(shí)物連接時(shí)均為FPGA的I/O口。DSP遵照異步讀寫的時(shí)序要求來(lái)控制CEX，AOE，AWE三根信號(hào)線，實(shí)現(xiàn)對(duì)FPGA的控制。

3 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)的程序流程如圖8所示。系統(tǒng)復(fù)位后，對(duì)系統(tǒng)的各個(gè)模塊進(jìn)行初始化設(shè)置，主要包括系統(tǒng)狀態(tài)設(shè)置、EMIF端口設(shè)置、數(shù)據(jù)采集頻率設(shè)置、中斷寄存器設(shè)置等；初始化完成后，啟動(dòng)定時(shí)器，等待中斷發(fā)生；中斷發(fā)生后，軟件開(kāi)始讀取FIFO中的數(shù)據(jù)，并將讀取到的數(shù)據(jù)導(dǎo)入濾波和角速度解算函數(shù)，開(kāi)始濾波、解算，并將解算結(jié)果實(shí)時(shí)輸出到上位機(jī)和指定的存儲(chǔ)位置；若預(yù)定的解算時(shí)間到達(dá)，結(jié)束程序，若預(yù)定的解算時(shí)間還未到達(dá)，則等待下一次中斷，繼續(xù)讀取數(shù)據(jù)、解算。

圖8 系統(tǒng)程序流程圖

4 結(jié) 語(yǔ)

本文設(shè)計(jì)的角速度解算系統(tǒng)最高可測(cè)轉(zhuǎn)速達(dá)30 r/s，解決了陀螺角速度測(cè)量范圍小，不能承受較大線性沖擊的問(wèn)題。整個(gè)系統(tǒng)電路半徑僅5 cm，裝載方便；MEMS三軸高g平面加速度計(jì)和三軸磁傳感器的選用，不僅使大量程角速度解算系統(tǒng)的研制成為可能，同時(shí)也消除了以往多個(gè)傳感器立體安裝引起的誤差。以FPGA作為協(xié)處理器，實(shí)現(xiàn)了對(duì)多路傳感器信號(hào)的高速實(shí)時(shí)采集，顯著提高了DSP解算角速度的效率，同時(shí)也用FPGA設(shè)計(jì)了其他接口，減少了芯片數(shù)量，降低了功耗，節(jié)省了成本。

參考文獻(xiàn)

[1] 史震，于秀萍，馬澍田.無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)[M].哈爾濱：哈爾濱工程大學(xué)出版社，2005.

[2] 丁明理，王祁.無(wú)陀螺慣性測(cè)量組合實(shí)驗(yàn)系統(tǒng)設(shè)計(jì)[J].哈爾濱工業(yè)大學(xué)學(xué)報(bào)，2006，38（10）：1748?1749.

[3] 崔敏，馬鐵華，張萌.無(wú)陀螺慣性測(cè)量系統(tǒng)的標(biāo)定及誤差補(bǔ)償研究[J].電子測(cè)量與儀器學(xué)報(bào)，2009，23（9）：23?26.

[4] 張寶山，黃衛(wèi)權(quán).多通道高精度AD芯片AD7656在捷聯(lián)慣性導(dǎo)航系統(tǒng)中的應(yīng)用[J].應(yīng)用科技，2007，34（1）：15?18.

[5] 楊杰，史震，岳鵬，等.無(wú)陀螺慣性測(cè)量系統(tǒng)角速度估計(jì)算法[J].彈箭與制導(dǎo)學(xué)報(bào)，2010，30（3）：25?28.

[6] 馬國(guó)梁，李巖，葛敬飛.磁阻傳感器測(cè)量旋轉(zhuǎn)彈滾轉(zhuǎn)姿態(tài)的原理分析[J].彈道學(xué)報(bào)，2012，24（1）：32?36.

[7] 包超，郭美鳳，周斌，等.MIMU/GPS組合導(dǎo)航系統(tǒng)小型化設(shè)計(jì)[J].傳感器與微系統(tǒng)，2014， 33（1）：116?119.

[8] 梁志劍，馬鐵華，范錦彪，等.飛行體姿態(tài)慣性測(cè)量技術(shù)綜述[J].探測(cè)與控制學(xué)報(bào)，2010，32（5）：11?15.

[9] 史震.無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)中加速度計(jì)配置方式[J].中國(guó)慣性技術(shù)學(xué)報(bào)，2002，10（1）：15?19.

[10] 張遠(yuǎn)超，蔡體菁.嵌入式MIMU/GPS緊組合導(dǎo)航數(shù)據(jù)控制實(shí)現(xiàn)[J].艦船電子工程，2011，31（4）：77?80.

[11] 宋玥，高偉強(qiáng)，閻秋生.基于DSP?TMS320C6713控制系統(tǒng)的最小系統(tǒng)板的設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2008，31（8）：41?43.

[12] 蔣學(xué)東.基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)[J].現(xiàn)代電子技術(shù)，2010，33（8）：27?29.

[13] 陳國(guó)彬，張曉明，崔星，等.基于磁阻傳感器的相對(duì)轉(zhuǎn)速測(cè)量系統(tǒng)[J].彈箭與制導(dǎo)學(xué)報(bào)，2011，31（5）：196?199.

[14] 常樹茂，王利，弓楠.基于地磁傳感器的彈丸轉(zhuǎn)數(shù)測(cè)試[J].彈箭與制導(dǎo)學(xué)報(bào)，2011，31（5）：200?205.

[15] ADI公司.AD7656數(shù)據(jù)手冊(cè)[EB/OL].[2012?11?06].http：//wenku.baidu.com.

圖7 DSP與FPGA接口示意圖

圖7中，F(xiàn)PGA部分的CE，OE等接口，實(shí)物連接時(shí)均為FPGA的I/O口。DSP遵照異步讀寫的時(shí)序要求來(lái)控制CEX，AOE，AWE三根信號(hào)線，實(shí)現(xiàn)對(duì)FPGA的控制。

3 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)的程序流程如圖8所示。系統(tǒng)復(fù)位后，對(duì)系統(tǒng)的各個(gè)模塊進(jìn)行初始化設(shè)置，主要包括系統(tǒng)狀態(tài)設(shè)置、EMIF端口設(shè)置、數(shù)據(jù)采集頻率設(shè)置、中斷寄存器設(shè)置等；初始化完成后，啟動(dòng)定時(shí)器，等待中斷發(fā)生；中斷發(fā)生后，軟件開(kāi)始讀取FIFO中的數(shù)據(jù)，并將讀取到的數(shù)據(jù)導(dǎo)入濾波和角速度解算函數(shù)，開(kāi)始濾波、解算，并將解算結(jié)果實(shí)時(shí)輸出到上位機(jī)和指定的存儲(chǔ)位置；若預(yù)定的解算時(shí)間到達(dá)，結(jié)束程序，若預(yù)定的解算時(shí)間還未到達(dá)，則等待下一次中斷，繼續(xù)讀取數(shù)據(jù)、解算。

圖8 系統(tǒng)程序流程圖

4 結(jié) 語(yǔ)

本文設(shè)計(jì)的角速度解算系統(tǒng)最高可測(cè)轉(zhuǎn)速達(dá)30 r/s，解決了陀螺角速度測(cè)量范圍小，不能承受較大線性沖擊的問(wèn)題。整個(gè)系統(tǒng)電路半徑僅5 cm，裝載方便；MEMS三軸高g平面加速度計(jì)和三軸磁傳感器的選用，不僅使大量程角速度解算系統(tǒng)的研制成為可能，同時(shí)也消除了以往多個(gè)傳感器立體安裝引起的誤差。以FPGA作為協(xié)處理器，實(shí)現(xiàn)了對(duì)多路傳感器信號(hào)的高速實(shí)時(shí)采集，顯著提高了DSP解算角速度的效率，同時(shí)也用FPGA設(shè)計(jì)了其他接口，減少了芯片數(shù)量，降低了功耗，節(jié)省了成本。

參考文獻(xiàn)

[1] 史震，于秀萍，馬澍田.無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)[M].哈爾濱：哈爾濱工程大學(xué)出版社，2005.

[2] 丁明理，王祁.無(wú)陀螺慣性測(cè)量組合實(shí)驗(yàn)系統(tǒng)設(shè)計(jì)[J].哈爾濱工業(yè)大學(xué)學(xué)報(bào)，2006，38（10）：1748?1749.

[3] 崔敏，馬鐵華，張萌.無(wú)陀螺慣性測(cè)量系統(tǒng)的標(biāo)定及誤差補(bǔ)償研究[J].電子測(cè)量與儀器學(xué)報(bào)，2009，23（9）：23?26.

[4] 張寶山，黃衛(wèi)權(quán).多通道高精度AD芯片AD7656在捷聯(lián)慣性導(dǎo)航系統(tǒng)中的應(yīng)用[J].應(yīng)用科技，2007，34（1）：15?18.

[5] 楊杰，史震，岳鵬，等.無(wú)陀螺慣性測(cè)量系統(tǒng)角速度估計(jì)算法[J].彈箭與制導(dǎo)學(xué)報(bào)，2010，30（3）：25?28.

[6] 馬國(guó)梁，李巖，葛敬飛.磁阻傳感器測(cè)量旋轉(zhuǎn)彈滾轉(zhuǎn)姿態(tài)的原理分析[J].彈道學(xué)報(bào)，2012，24（1）：32?36.

[7] 包超，郭美鳳，周斌，等.MIMU/GPS組合導(dǎo)航系統(tǒng)小型化設(shè)計(jì)[J].傳感器與微系統(tǒng)，2014， 33（1）：116?119.

[8] 梁志劍，馬鐵華，范錦彪，等.飛行體姿態(tài)慣性測(cè)量技術(shù)綜述[J].探測(cè)與控制學(xué)報(bào)，2010，32（5）：11?15.

[9] 史震.無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)中加速度計(jì)配置方式[J].中國(guó)慣性技術(shù)學(xué)報(bào)，2002，10（1）：15?19.

[10] 張遠(yuǎn)超，蔡體菁.嵌入式MIMU/GPS緊組合導(dǎo)航數(shù)據(jù)控制實(shí)現(xiàn)[J].艦船電子工程，2011，31（4）：77?80.

[11] 宋玥，高偉強(qiáng)，閻秋生.基于DSP?TMS320C6713控制系統(tǒng)的最小系統(tǒng)板的設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2008，31（8）：41?43.

[12] 蔣學(xué)東.基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)[J].現(xiàn)代電子技術(shù)，2010，33（8）：27?29.

[13] 陳國(guó)彬，張曉明，崔星，等.基于磁阻傳感器的相對(duì)轉(zhuǎn)速測(cè)量系統(tǒng)[J].彈箭與制導(dǎo)學(xué)報(bào)，2011，31（5）：196?199.

[14] 常樹茂，王利，弓楠.基于地磁傳感器的彈丸轉(zhuǎn)數(shù)測(cè)試[J].彈箭與制導(dǎo)學(xué)報(bào)，2011，31（5）：200?205.

[15] ADI公司.AD7656數(shù)據(jù)手冊(cè)[EB/OL].[2012?11?06].http：//wenku.baidu.com.

圖7 DSP與FPGA接口示意圖

圖7中，F(xiàn)PGA部分的CE，OE等接口，實(shí)物連接時(shí)均為FPGA的I/O口。DSP遵照異步讀寫的時(shí)序要求來(lái)控制CEX，AOE，AWE三根信號(hào)線，實(shí)現(xiàn)對(duì)FPGA的控制。

3 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)的程序流程如圖8所示。系統(tǒng)復(fù)位后，對(duì)系統(tǒng)的各個(gè)模塊進(jìn)行初始化設(shè)置，主要包括系統(tǒng)狀態(tài)設(shè)置、EMIF端口設(shè)置、數(shù)據(jù)采集頻率設(shè)置、中斷寄存器設(shè)置等；初始化完成后，啟動(dòng)定時(shí)器，等待中斷發(fā)生；中斷發(fā)生后，軟件開(kāi)始讀取FIFO中的數(shù)據(jù)，并將讀取到的數(shù)據(jù)導(dǎo)入濾波和角速度解算函數(shù)，開(kāi)始濾波、解算，并將解算結(jié)果實(shí)時(shí)輸出到上位機(jī)和指定的存儲(chǔ)位置；若預(yù)定的解算時(shí)間到達(dá)，結(jié)束程序，若預(yù)定的解算時(shí)間還未到達(dá)，則等待下一次中斷，繼續(xù)讀取數(shù)據(jù)、解算。

圖8 系統(tǒng)程序流程圖

4 結(jié) 語(yǔ)

本文設(shè)計(jì)的角速度解算系統(tǒng)最高可測(cè)轉(zhuǎn)速達(dá)30 r/s，解決了陀螺角速度測(cè)量范圍小，不能承受較大線性沖擊的問(wèn)題。整個(gè)系統(tǒng)電路半徑僅5 cm，裝載方便；MEMS三軸高g平面加速度計(jì)和三軸磁傳感器的選用，不僅使大量程角速度解算系統(tǒng)的研制成為可能，同時(shí)也消除了以往多個(gè)傳感器立體安裝引起的誤差。以FPGA作為協(xié)處理器，實(shí)現(xiàn)了對(duì)多路傳感器信號(hào)的高速實(shí)時(shí)采集，顯著提高了DSP解算角速度的效率，同時(shí)也用FPGA設(shè)計(jì)了其他接口，減少了芯片數(shù)量，降低了功耗，節(jié)省了成本。

參考文獻(xiàn)

[1] 史震，于秀萍，馬澍田.無(wú)陀螺捷聯(lián)式慣性導(dǎo)航系統(tǒng)[M].哈爾濱：哈爾濱工程大學(xué)出版社，2005.

[2] 丁明理，王祁.無(wú)陀螺慣性測(cè)量組合實(shí)驗(yàn)系統(tǒng)設(shè)計(jì)[J].哈爾濱工業(yè)大學(xué)學(xué)報(bào)，2006，38（10）：1748?1749.

[3] 崔敏，馬鐵華，張萌.無(wú)陀螺慣性測(cè)量系統(tǒng)的標(biāo)定及誤差補(bǔ)償研究[J].電子測(cè)量與儀器學(xué)報(bào)，2009，23（9）：23?26.

[4] 張寶山，黃衛(wèi)權(quán).多通道高精度AD芯片AD7656在捷聯(lián)慣性導(dǎo)航系統(tǒng)中的應(yīng)用[J].應(yīng)用科技，2007，34（1）：15?18.

[5] 楊杰，史震，岳鵬，等.無(wú)陀螺慣性測(cè)量系統(tǒng)角速度估計(jì)算法[J].彈箭與制導(dǎo)學(xué)報(bào)，2010，30（3）：25?28.

[6] 馬國(guó)梁，李巖，葛敬飛.磁阻傳感器測(cè)量旋轉(zhuǎn)彈滾轉(zhuǎn)姿態(tài)的原理分析[J].彈道學(xué)報(bào)，2012，24（1）：32?36.

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[9] 史震.無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)中加速度計(jì)配置方式[J].中國(guó)慣性技術(shù)學(xué)報(bào)，2002，10（1）：15?19.

[10] 張遠(yuǎn)超，蔡體菁.嵌入式MIMU/GPS緊組合導(dǎo)航數(shù)據(jù)控制實(shí)現(xiàn)[J].艦船電子工程，2011，31（4）：77?80.

[11] 宋玥，高偉強(qiáng)，閻秋生.基于DSP?TMS320C6713控制系統(tǒng)的最小系統(tǒng)板的設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2008，31（8）：41?43.

[12] 蔣學(xué)東.基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)[J].現(xiàn)代電子技術(shù)，2010，33（8）：27?29.

[13] 陳國(guó)彬，張曉明，崔星，等.基于磁阻傳感器的相對(duì)轉(zhuǎn)速測(cè)量系統(tǒng)[J].彈箭與制導(dǎo)學(xué)報(bào)，2011，31（5）：196?199.

[14] 常樹茂，王利，弓楠.基于地磁傳感器的彈丸轉(zhuǎn)數(shù)測(cè)試[J].彈箭與制導(dǎo)學(xué)報(bào)，2011，31（5）：200?205.

[15] ADI公司.AD7656數(shù)據(jù)手冊(cè)[EB/OL].[2012?11?06].http：//wenku.baidu.com.