王 其，蔣 平，李 嚴(yán)，盧曉東，顧培培

（1. 南京信息工程大學(xué) 江蘇省網(wǎng)絡(luò)監(jiān)控中心，南京 210044；2. 南京信息工程大學(xué) 計(jì)算機(jī)與軟件學(xué)院，南京 210044）

0 引 言

捷聯(lián)慣性導(dǎo)航系統(tǒng)的三軸陀螺儀和加速度計(jì)直接垂直安裝在運(yùn)載體上，陀螺儀和加速度計(jì)分別提供運(yùn)載體角運(yùn)動(dòng)信息和線(xiàn)運(yùn)動(dòng)信息，是一種高精度的實(shí)時(shí)定位系統(tǒng)，在實(shí)際應(yīng)用中具有高自主性、體積小、重量輕、成本低、高可靠性和輸出信息量全等優(yōu)點(diǎn)，這些性能的實(shí)現(xiàn)越來(lái)越多地要求集中在硬件上，即如何選擇和構(gòu)建慣性導(dǎo)航系統(tǒng)硬件系統(tǒng)，使得系統(tǒng)在運(yùn)行中實(shí)現(xiàn)高精度、穩(wěn)定性和實(shí)時(shí)性。硬件系統(tǒng)的物理實(shí)現(xiàn)需滿(mǎn)足結(jié)構(gòu)緊湊、體積小、重量輕、功耗小、成本低、精度高和運(yùn)算速度快等特點(diǎn)。基于PC104的嵌入式并行船舶組合導(dǎo)航系統(tǒng)是慣性組合導(dǎo)航系統(tǒng)，其優(yōu)良的性能特點(diǎn)適應(yīng)了導(dǎo)航系統(tǒng)的發(fā)展趨勢(shì)[1]。

1 系統(tǒng)硬件總體結(jié)構(gòu)

為了滿(mǎn)足船舶小型化嵌入式運(yùn)行環(huán)境、精度高、實(shí)時(shí)性好、運(yùn)算速度快等要求，在綜合研究各種硬件結(jié)構(gòu)的并行處理系統(tǒng)的基礎(chǔ)上，采用PC104為主控機(jī)的嵌入式并行共享存儲(chǔ)型結(jié)構(gòu)。該方案軟硬件設(shè)計(jì)通用性強(qiáng)且外圍電路少。

導(dǎo)航系統(tǒng)硬件設(shè)計(jì)結(jié)構(gòu)見(jiàn)圖1。采用PC104作為控制中心，TMS320C6713DSP數(shù)據(jù)處理單元實(shí)現(xiàn)了系統(tǒng)的并行處理功能，主要用于捷聯(lián)算法以及信號(hào)處理；通過(guò)雙口RAM實(shí)現(xiàn)PC104與DSP之間的數(shù)據(jù)交換，使得系統(tǒng)運(yùn)行效率大大提高。

圖1 系統(tǒng)硬件設(shè)計(jì)結(jié)構(gòu)

嵌入式并行處理系統(tǒng)中，作為系統(tǒng)控制核心的嵌入式計(jì)算機(jī)采用PC104CPU模塊CoreModule-800E，該嵌入式系統(tǒng)模塊與傳統(tǒng)計(jì)算機(jī)軟件兼容性較好，可以完成DSP的啟動(dòng)、運(yùn)行及DSP的通信任務(wù)；雙口RAM采用CY7C028，它是64K*16的低功耗CMOS型靜態(tài)雙口RAM，最大訪(fǎng)問(wèn)時(shí)間為12ns，可以承擔(dān)PC104主機(jī)與DSP之間的數(shù)據(jù)交換的基本任務(wù)；DSP芯片采用TMS320C6713，完成復(fù)雜的捷聯(lián)姿態(tài)解算和信息融合算法，是32位高速浮點(diǎn)型DSP，時(shí)鐘頻率為300MHz。采用標(biāo)準(zhǔn)IDE接口大容量硬盤(pán)作為存儲(chǔ)單元；高性能的CPLD器件XC9572編程產(chǎn)生控制邏輯信號(hào)，具有+5V單電源在線(xiàn)編程和擦除，可編程次數(shù)超過(guò)1萬(wàn)次，時(shí)鐘速度達(dá)到125MHz[2,3]。

2 數(shù)據(jù)采集模塊

慣性測(cè)量單元由3個(gè)光纖陀螺儀和3個(gè)撓性石英加速度計(jì)組成，用于提供載體的角速率和加速度信息。采用串口直接接收光纖陀螺儀和GPS模塊輸出的數(shù)字信號(hào)。石英加速度計(jì)輸出為模擬信號(hào)，必須進(jìn)行放大預(yù)處理、濾波平滑后再由模數(shù)轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號(hào)。設(shè)計(jì)小型嵌入式導(dǎo)航計(jì)算機(jī)模擬信號(hào)采集的原理結(jié)構(gòu)見(jiàn)圖2。綜合模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速度兩個(gè)性能指標(biāo)，導(dǎo)航系統(tǒng)數(shù)據(jù)采集采用三通道并行數(shù)字讀出方案，即三通道并行讀取三軸加速度輸出信息，減少了通道之間的相互干擾，同時(shí)可以滿(mǎn)足不同精度、不同讀出速度的要求。該方案首先用運(yùn)算放大器對(duì)經(jīng)過(guò)精密電阻采樣的加速度計(jì)信號(hào)進(jìn)行放大，然后由ADC進(jìn)行信號(hào)的模數(shù)轉(zhuǎn)換，再由采用FPGA作為PC104處理器與模數(shù)轉(zhuǎn)換器ADS1210之間的接口，將3個(gè)模數(shù)轉(zhuǎn)換器并行轉(zhuǎn)換的結(jié)果同時(shí)讀入處理器。

石英撓性加速度計(jì)輸出是電流信號(hào)，精密電阻采樣可以將加速度計(jì)輸出的電流信號(hào)轉(zhuǎn)換為電壓信號(hào)。采樣電阻會(huì)對(duì)信號(hào)產(chǎn)生衰減作用并引入噪聲，應(yīng)根據(jù)系統(tǒng)分辨的信號(hào)精密選擇采樣電阻?？够殳B濾波是要去除測(cè)量信號(hào)中的干擾信號(hào)、系統(tǒng)內(nèi)部和外部的干擾信號(hào)。當(dāng)被測(cè)信號(hào)很微弱時(shí)，就有可能被干擾噪聲所淹沒(méi)，導(dǎo)致很大的數(shù)據(jù)采集誤差，由RC濾波器完成濾波功能[4]。放大器采用精密儀表放大器INA118，具有高精度、低功耗、高共模抑制比和寬工作頻帶等優(yōu)點(diǎn)，適合對(duì)各種小信號(hào)進(jìn)行放大[5]。ADS1210是一種高精度、寬動(dòng)態(tài)范圍，采用單一+5V電源供電，具有24位精度的新型AD轉(zhuǎn)換器件，采用串行數(shù)據(jù)傳送方式，轉(zhuǎn)換速度可由指令設(shè)定。模數(shù)轉(zhuǎn)換器ADS1210內(nèi)部的可編程增益放大器也可通過(guò)指令設(shè)定，對(duì)不同幅度的輸入信號(hào)實(shí)現(xiàn)不同倍數(shù)的放大， ADS1210通過(guò)對(duì)命令寄存器TMR（Turbo Mode Rate）參數(shù)設(shè)定不同的值并改變采樣頻率，采樣頻率的變化將對(duì)結(jié)果產(chǎn)生直接的影響[5]。

圖2 加速度計(jì)數(shù)據(jù)采集電路

3 雙口RAM模塊設(shè)計(jì)

系統(tǒng)采用雙口RAM來(lái)實(shí)現(xiàn)PC104主機(jī)與TMS320C6713DSP之間共享同一段內(nèi)存地址，從而實(shí)現(xiàn)高速數(shù)據(jù)交換。

雙口RAM是系統(tǒng)的共享存儲(chǔ)器，也是高速數(shù)據(jù)交換通道，雙口RAM承擔(dān)了PC104與6713DSP之間的數(shù)據(jù)交換任務(wù)，系統(tǒng)的硬件平臺(tái)采用的雙口RAM是CY7C028 64K*16的CMOS雙端口靜態(tài)RAM。雙口RAM內(nèi)部存儲(chǔ)單元可同時(shí)異步訪(fǎng)問(wèn)，但兩側(cè)不能同時(shí)訪(fǎng)問(wèn)同一地址單元，這就是雙口RAM芯片結(jié)構(gòu)上存儲(chǔ)數(shù)據(jù)共享的特點(diǎn)。

雙口RAM CY7C028的數(shù)據(jù)總線(xiàn)、地址總線(xiàn)、控制總線(xiàn)均具有完全獨(dú)立的兩套，由XC9572 CPLD來(lái)管理其控制權(quán)，使CY7C028的數(shù)據(jù)總線(xiàn)、地址總線(xiàn)和控制總線(xiàn)在DSP和PC104主機(jī)之間切換，從而完成數(shù)據(jù)在PC104主機(jī)和6713DSP之間的高速交換，CPLD邏輯譯碼電路（見(jiàn)圖3）。

CY7C028的右端口輸出使能引腳與DSP的RD引腳相連，當(dāng)DSP從雙口RAM中讀取數(shù)據(jù)，就發(fā)送高電平脈沖信號(hào)到RD端引腳，選中雙口RAM并設(shè)置為允許輸出狀態(tài)，此時(shí)TMS320C6713DSP就可以從雙口RAMCY7C028內(nèi)存單元讀取數(shù)據(jù)。由XC9572CPLD經(jīng)過(guò)硬件程序譯碼產(chǎn)生右端片選信號(hào)，DSP選中右端口的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)，進(jìn)行相關(guān)讀寫(xiě)操作。DSP的寫(xiě)引腳利用低電平信號(hào)驅(qū)動(dòng)CY7C028雙口RAM寫(xiě)芯片引腳為低，配合CPLD地址譯碼完成DSP往雙口RAM中寫(xiě)數(shù)據(jù)。

CY7C028左側(cè)端口雙口RAM的芯片輸出使能引腳由PC104主機(jī)的SMEMR讀數(shù)據(jù)引腳驅(qū)動(dòng)，一旦PC104對(duì)CY7C028雙口RAM有讀數(shù)據(jù)請(qǐng)求，CY7C028的左端口就被設(shè)置為輸出狀態(tài)，隨時(shí)準(zhǔn)備外部數(shù)據(jù)總線(xiàn)讀取內(nèi)部數(shù)據(jù)。片選信號(hào)由XC9572CPLD譯碼產(chǎn)生，PC104通過(guò)將寫(xiě)引腳設(shè)置為低電平來(lái)驅(qū)動(dòng)CY7C028雙口RAM左端口寫(xiě)控制引腳低電平信號(hào)，從而完成CY7C028雙口RAM芯片內(nèi)存地址的寫(xiě)操作[6]。

圖3 CPLD邏輯譯碼電路

4 系統(tǒng)軟件設(shè)計(jì)

針對(duì)船舶導(dǎo)航系統(tǒng)的小型化、嵌入式并行處理的特點(diǎn)，設(shè)計(jì)系統(tǒng)程序流程見(jiàn)圖4。系統(tǒng)程序流程圖包括導(dǎo)航系統(tǒng)自檢模塊、導(dǎo)航初始數(shù)據(jù)裝訂模塊、導(dǎo)航初始對(duì)準(zhǔn)模塊、捷聯(lián)解算模塊和GPS信息融合模塊[7,8]。

導(dǎo)航系統(tǒng)上電運(yùn)行后，導(dǎo)航計(jì)算機(jī)和各傳感器自檢并輸出相應(yīng)的信息，如果自檢正常，接受發(fā)送的初始經(jīng)、緯度信息、速度信息以及姿態(tài)信息并進(jìn)行驗(yàn)證，確認(rèn)信息正確后進(jìn)行初始對(duì)準(zhǔn)、導(dǎo)航解算和信息融合濾波。最后將采集得到的原始數(shù)據(jù)和導(dǎo)航計(jì)算機(jī)運(yùn)算得到的信息傳送給控制計(jì)算機(jī)，以供后期數(shù)據(jù)分析使用[9]。

圖4 導(dǎo)航軟件流程

5 系統(tǒng)測(cè)試實(shí)驗(yàn)

在實(shí)驗(yàn)室環(huán)境下測(cè)試導(dǎo)航計(jì)算機(jī)的性能。陀螺儀和加速度計(jì)的零位漂移分別為0.1°/h和0.001m/s2。慣性測(cè)量單元在GPS信號(hào)輔助下組合導(dǎo)航系統(tǒng)靜態(tài)實(shí)驗(yàn)，此時(shí)在導(dǎo)航計(jì)算機(jī)中存儲(chǔ)有捷聯(lián)算法和相應(yīng)的信息融合算法，慣性測(cè)量單元安裝在三軸轉(zhuǎn)臺(tái)上，采用速度+位置匹配的組合導(dǎo)航方式，由于GPS校正作用，系統(tǒng)位置誤差呈現(xiàn)收斂，誤差始終保持在1.5m范圍內(nèi)，具有較高的定位精度?？朔藨T性測(cè)量單元誤差呈發(fā)散缺點(diǎn)。

6 結(jié) 語(yǔ)

基于PC104的嵌入式并行導(dǎo)航計(jì)算機(jī)，采用嵌入式并行多處理器結(jié)構(gòu)，脫離了傳統(tǒng)的計(jì)算機(jī)平臺(tái)，設(shè)計(jì)了高精度數(shù)據(jù)采集電路，雙口RAM并行數(shù)據(jù)傳送模式和CPLD接口電路設(shè)計(jì)，實(shí)驗(yàn)室三軸轉(zhuǎn)臺(tái)實(shí)驗(yàn)證明所設(shè)計(jì)的系統(tǒng)能夠滿(mǎn)足高精度、小體積、實(shí)時(shí)性、低功耗等要求，為實(shí)現(xiàn)船舶導(dǎo)航計(jì)算機(jī)小型化具有實(shí)際意義。

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