張鳴蕓，朱一帥

（1.中國電子科技集團(tuán)第五十四研究所，河北石家莊050081；2.總參陸航部軍代局，北京100050）

基于FPGA的低資源低功耗星載解調(diào)器實(shí)現(xiàn)

張鳴蕓1，朱一帥2

（1.中國電子科技集團(tuán)第五十四研究所，河北石家莊050081；2.總參陸航部軍代局，北京100050）

星載解調(diào)器功能的日趨復(fù)雜帶來了FPGA資源及功耗的大幅增加，這將對星載系統(tǒng)的可靠性造成不利影響。為了解決這個問題，提出了一種從算法選擇及FPGA實(shí)現(xiàn)兩方面來節(jié)約資源降低功耗的方法。首先對FPGA的資源及功耗特點(diǎn)進(jìn)行了分析，然后以星載解調(diào)器設(shè)計(jì)為例，具體論述了開發(fā)過程中在算法選擇以及具體實(shí)現(xiàn)過程中進(jìn)行的低資源及低功耗設(shè)計(jì)方法。并對采用該方法設(shè)計(jì)的解調(diào)器進(jìn)行了資源統(tǒng)計(jì)以及功耗測試，結(jié)果表明，該方法對解調(diào)器的資源及功耗進(jìn)行了較好的縮減，提高了其可靠性。

FPGA；解調(diào)；資源；功耗

0 引言

當(dāng)前，隨著百萬門航天級別FPGA的出現(xiàn)，利用FPGA進(jìn)行星載調(diào)制解調(diào)器的開發(fā)已經(jīng)越來越廣泛，F(xiàn)PGA具有可重復(fù)編程的特點(diǎn)，便于在開發(fā)階段修改及完善程序功能，可縮短開發(fā)時間，提高開發(fā)效率。然而隨著星上處理復(fù)雜度及難度的提升，系統(tǒng)規(guī)模也趨于增大。這就帶來了2個問題，一是航天級別FPGA容量有限，資源需求規(guī)模太大時僅靠1 片F(xiàn)PGA難以滿足設(shè)計(jì)要求，可能需要多片F(xiàn)PGA共同實(shí)現(xiàn)系統(tǒng)功能，這就增加了系統(tǒng)的復(fù)雜度，對可靠性帶來不利影響；二是大規(guī)模系統(tǒng)帶來功耗的增加，功耗的增加也在一定程度上影響著FPGA乃至整個電路的穩(wěn)定及可靠性。

1 FPGA資源及功耗分析

Xilinx公司的Virtex系列耐輻射FPGA功能強(qiáng)大、性能高、可重新配置，抗空間輻射能力強(qiáng)，逐漸成為空間電子產(chǎn)品設(shè)計(jì)中常用的FPGA產(chǎn)品［1，2］，Xilinx FPGA的基本結(jié)構(gòu)包括：可配置邏輯功能塊（CLB）、可編程I/O塊以及可編程互連資源（ICR）。為了布局布線的成功和系統(tǒng)的穩(wěn)定性，一般來說FPGA的資源占用不應(yīng)超過85％，對星載系統(tǒng)來說更是如此，因?yàn)榭紤]到抗單粒子的要求，星載FPGA代碼通常采用全部或者部分的三模冗余技術(shù)［3］，這使得星載系統(tǒng)對資源的消耗更加關(guān)注。在星載解調(diào)器實(shí)現(xiàn)之時，節(jié)約資源是至關(guān)重要的一步，出于“簡單即可靠”的設(shè)計(jì)思想，在不影響功能、性能、可靠性的前提下，采用盡可能少的資源，盡可能簡單的方法實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)，使得系統(tǒng)使用的FPGA芯片盡可能少，是在進(jìn)行解調(diào)器算法設(shè)計(jì)之前需要考慮的問題之一。

而FPGA功耗的大小也關(guān)乎系統(tǒng)穩(wěn)定性，在進(jìn)行算法設(shè)計(jì)的同時也將低功耗設(shè)計(jì)考慮在內(nèi)，將低功耗的思想貫穿于設(shè)計(jì)的始終。FPGA電路的功耗由靜態(tài)功耗和動態(tài)功耗兩部分組成［4］。其中，靜態(tài)功耗總是存在的，即使系統(tǒng)處于待機(jī)被掛起在沒有開關(guān)動作的狀態(tài)時，這是因?yàn)殪o態(tài)功耗是在系統(tǒng)上電后，是由晶體管的漏電流所產(chǎn)生的。動態(tài)功耗主要由電容充放電引起，其主要的影響參數(shù)是電壓、節(jié)點(diǎn)電容和工作頻率。靜態(tài)功耗主要與器件選擇相關(guān)，而動態(tài)功耗則是電路的信號翻轉(zhuǎn)率成正比［5－7］?？偠灾?，在系統(tǒng)中FPGA器件自身的功耗取決于FPGA芯片的選擇、系統(tǒng)工作時鐘頻率、信號翻轉(zhuǎn)率（是指在一個時鐘周期內(nèi)信號發(fā)生一次跳變的概率）等以及FPGA內(nèi)部和管腳的資源利用率等。由于沒有一種單一的、智能的方法能夠?qū)崿F(xiàn)功耗的降低，因此在綜合考慮系統(tǒng)性能、成本、穩(wěn)定性以及易用性等多項(xiàng)指標(biāo)因素的前提下進(jìn)行低功耗的設(shè)計(jì)。

2 解調(diào)器算法方面低資源功耗設(shè)計(jì)

星載解調(diào)器主要完成對接收的上行數(shù)據(jù)進(jìn)行解調(diào)處理的功能。作為數(shù)字處理的核心部分，F(xiàn)PGA代碼的主要功能是接收星上遙控指令，發(fā)送遙測數(shù)據(jù)，對輸入的多速率中頻采樣數(shù)據(jù)進(jìn)行解調(diào)處理及組幀輸出。其中FPGA代碼最主要的功能構(gòu)成部分是對數(shù)據(jù)流的處理，包括下變頻、濾波、幀頭的捕獲、時鐘載波環(huán)的恢復(fù)等等，這些部分目前已有較為成熟的算法。但是在設(shè)計(jì)時需要特別考慮資源與功耗的關(guān)系，主要有算法的規(guī)模、復(fù)雜度以及工作時鐘的頻率。因此在解調(diào)器算法設(shè)計(jì)過程中遵循了如下原則：在不影響功能性能的前提下選用盡可能簡單或者資源優(yōu)化的算法，在不增加資源的前提下采用盡可能低的工作時鐘。下文介紹的基于一階采樣的下變頻以及基于時分復(fù)用的多相抽取濾波就是其中具有代表性的一些算法設(shè)計(jì)。

2.1 利用一階采樣進(jìn)行下變頻

目前直接中頻采樣技術(shù)的應(yīng)用已經(jīng)越來越廣泛，其具備I、Q通道在幅度一致性和相位正交性上的精度高的特點(diǎn)，而且降低硬件的復(fù)雜度，但是其相對零中頻采樣需要較高的采樣時鐘。因此，在后續(xù)FPGA內(nèi)部的處理時，例如下變頻等處理時面臨著較高的工作時鐘，這意味著較高的時鐘驅(qū)動的乘法器以及Block RAM資源，這將對FPGA的穩(wěn)定性造成影響。因此在解調(diào)器設(shè)計(jì)時選擇了一種一階采樣的方式進(jìn)行下變頻［8，9］，如圖1所示。這類方法通過選擇采樣頻率fS＝4f0/（2M－1）（f0為中頻信號載頻，B為信號帶寬，M為正整數(shù)，fs≥2B），使中頻信號采樣后經(jīng)過簡單的符號修正，即可交替得到數(shù)字I和Q信號，最后通過移相濾波得到相同采樣時刻的數(shù)字I/Q信號。采用該種方法僅使用簡單的符號變換完成了下變頻的功能，極大地節(jié)約了資源，相較常規(guī)的下變頻方法需要高速時鐘驅(qū)動，該種實(shí)現(xiàn)方法較為簡單，所需時鐘頻率僅為之前的一半，減少了電路的不穩(wěn)定因素。

2.2 采用多相且時分復(fù)用的抽取濾波形式。

由于解調(diào)器接收的數(shù)據(jù)為多級速率信號，需要進(jìn)行抽取濾波，在設(shè)計(jì)中為了滿足需求選用了FIR濾波器，F(xiàn)IR濾波器雖然具有線性相位的特點(diǎn)，但是其所需階數(shù)較高，相應(yīng)的所需要的FPGA乘加資源就較多。目前多相濾波［10］方式得到了較為廣泛的應(yīng)用，設(shè)濾波器的沖擊響應(yīng)h（n）的Z變換H（z）為：

將求和式重寫為：

式中，

它可以有效降低運(yùn)算復(fù)雜度，但是系統(tǒng)資源未得到減少，為了進(jìn)一步減少系統(tǒng)資源，因此采用了一種基于復(fù)用的多相抽取濾波器設(shè)計(jì)［11，12］，利用相對高速的時鐘在一個抽樣周期內(nèi)實(shí)現(xiàn)一組濾波器的分時復(fù)用，而這個復(fù)用可以進(jìn)一步減少資源耗費(fèi)。例如在抽取倍數(shù)為3時僅占用了1/3的乘法器以及slice資源。這種方式極大地減少了資源耗費(fèi)，雖然由于工作時鐘的提高導(dǎo)致動態(tài)功耗有所上升，但是考慮到節(jié)省了數(shù)千slice資源以及百余乘法器，這種方法在資源緊張的情況下就比較具有優(yōu)勢了。

3 FPGA編程實(shí)現(xiàn)方面低資源低功耗設(shè)計(jì)

圖1 基于一階采樣的下變頻方法

在解調(diào)器開發(fā)過程中，除了在算法選擇時就考慮到節(jié)約資源降低功耗的需求之外，在FPGA編程實(shí)現(xiàn)方面也對此進(jìn)行了研究。主要包括根據(jù)需求選擇適當(dāng)?shù)腎/O標(biāo)準(zhǔn)、采用使能信號控制不必要的功能模塊、使用一個DCM等幾個方面。

3.1 選擇適當(dāng)?shù)腎/O標(biāo)準(zhǔn)

FPGA的功耗中管腳觸發(fā)器翻轉(zhuǎn)的動態(tài)功耗和靜態(tài)功耗占有較大比重，而這兩種功耗都與I/O有關(guān)，不同的I/O標(biāo)準(zhǔn)所消耗的功耗相差很大，例如，通常使用的LVDS（低壓差分信號）就是一個高功耗的I/O標(biāo)準(zhǔn)。在實(shí)現(xiàn)時僅在對數(shù)據(jù)傳遞要求較高時，如AD采樣數(shù)據(jù)入口處應(yīng)用此種標(biāo)準(zhǔn)，其他對速率不敏感的端口就采用了較低功耗的LVCMOS標(biāo)準(zhǔn)以降低功耗。

3.2 采用使能信號控制不需要的功能模塊

解調(diào)器存在一些功能模塊只有在滿足一定觸發(fā)條件下才有意義，不需要隨時更新，但是這些模塊一直在運(yùn)行，這就使得FPGA的功耗無意義地浪費(fèi)掉。因此采用使能信號控制這些模塊，使其在需要工作時才工作。

3.3 使用一個DCM

DCM廣泛用于生成不同頻率或相位的時鐘，并且DCM消耗的功率也不容忽視［13］；因此應(yīng)盡可能限制使用DCM。解調(diào)器內(nèi)部使用了多個分頻時鐘，原本采用兩級DCM串聯(lián)輸出這些所需的時鐘，但是經(jīng)過分析發(fā)現(xiàn)，這種串聯(lián)的方式控制相對復(fù)雜，功耗也高，因此在仔細(xì)分析了DCM的端口功能之后，充分利用1個DCM多種輸出（如CLK2X、CLKDV和CLKFX），輸出了所有所需時鐘，這種方式簡化了控制，也節(jié)省了資源及功耗。

4 資源統(tǒng)計(jì)以及功耗測試結(jié)果

由于采用低資源低功耗的設(shè)計(jì)理念，在解調(diào)器開發(fā)時成功地將原先由2片F(xiàn)PGA實(shí)現(xiàn)的功能縮減到1片F(xiàn)PGA實(shí)現(xiàn)，首先從硬件上減少了復(fù)雜度，如表1所示為FPGA資源前后對比表。由此可見，F(xiàn)PGA的資源，尤其是slice和乘法器得到了大幅減少，這也有助與降低FPGA的功耗。而經(jīng)過實(shí)際測量，F(xiàn)PGA功耗如表2所示。由表中可見FPGA功耗為4.1W較之前的4.9W也降低了接近20％。

表1 FPGA資源前后對比表

表2 FPGA功耗計(jì)算表

5 結(jié)束語

為了減少FPGA過大的資源及功耗對星載解調(diào)器可靠性的影響，在星載解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)過程中，對FPGA資源及功耗進(jìn)行了分析，在算法選擇及編程實(shí)現(xiàn)兩方面降低FPGA的資源及功耗。選擇低資源功耗的算法首先控制了解調(diào)器資源及功耗的規(guī)模，使其限定在一定范圍之內(nèi)，其后編程實(shí)現(xiàn)時也對資源功耗進(jìn)行了有效縮減，減少了不必要的資源消耗。最終在不影響功能性能的前提下完成了解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)，成功地將原先由2片F(xiàn)PGA實(shí)現(xiàn)的功能縮減到1片F(xiàn)PGA實(shí)現(xiàn)，經(jīng)過實(shí)際測試，在資源大幅降低的同時，功耗也減少了接近20％，同時減少1片F(xiàn)PGA也簡化了硬件電路設(shè)計(jì)，縮減了體積與功耗，提高了解調(diào)器的可靠性。

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Im p lementation of Satel1ite Demodulator w ith Low Resources and Power Consum ption Based on FPGA

ZHANG Ming?yun1，ZHU Yi?shuai2
（1.The 54th Research Institute of CETC，Shijiazhuang Hebei 050081，China；
2.Delegate Bureau of the Department of the Army Aviation，GSD，Beijing 100050，China）

Themore and more complex functions of satellite demodulator result in greater consumption of resources and power of FPGA，which has a negative influence on the reliability of satellite system.A method that combines algorithm design and FPGA imple?mentation is applied to reduce this influence.The resources and power consumption of FPGA is analyzed first，then the design of resources and power conservation is introduced in detail in the developing process of satellite demodulator.At last，the resources and power consumption of satellite demodulator is accounted and tested.The test result indicates that the consumption of resources and power is significantly reduced，and the reliability of system improved.

FPGA；demodulation；resources；power consumption

TN927＋.2

A

1003－3114（2015）04－108－3

10.3969/j.issn.1003－3114.2015.04.28

張鳴蕓，朱一帥.基于FPGA的低資源低功耗星載解調(diào)器實(shí)現(xiàn)［J］.無線電通信技術(shù)，2015，41（4）：108－110.

2015－03－05

國家部委基金資助項(xiàng)目

張鳴蕓（1983—），女，工程師，主要研究方向：衛(wèi)星通信。朱一帥（1983—），男，工程師，主要研究方向：數(shù)據(jù)處理。