王 胤，張 剴，董金平

(清華大學(xué)工程物理系，北京 100084)

?

基于FPGA的磁軸承用DSP信號處理擴展電路

王 胤，張 剴，董金平

(清華大學(xué)工程物理系，北京 100084)

在數(shù)字控制磁軸承系統(tǒng)中，由于功放的開關(guān)電流等因素，輸入信號中會混有噪聲，需要對輸入信號進行數(shù)字濾波。如果輸入信號的采樣率不夠高，則無法濾除信號中的高頻噪聲。針對這一問題，本文為DSP核心板設(shè)計一種基于FPGA的擴展電路，與DSP核心板共同組成磁軸承數(shù)控平臺，期望在不加重DSP的運算負(fù)擔(dān)的情況下，通過FPGA豐富的片上資源實現(xiàn)信號的過采樣，并對信號進行平均去噪處理，提高數(shù)字控制的性能。同時，為了實現(xiàn)在線查看并診斷系統(tǒng)運行情況，電路中還配置有SDRAM，存儲采集到的信號。該設(shè)計結(jié)構(gòu)簡單，性能穩(wěn)定可靠。實驗結(jié)果表明該設(shè)計能夠?qū)崿F(xiàn)信號的過采樣及后續(xù)處理，降低信號的噪聲，提高數(shù)控性能。

數(shù)據(jù)采集；FPGA；DSP；AD/DA

0 引言

數(shù)字控制磁軸承系統(tǒng)，相對于傳統(tǒng)的模擬控制在速度、靈活性、準(zhǔn)確性、研發(fā)成本、環(huán)境要求等方面都很大的優(yōu)勢[1]。數(shù)字控制可以方便的調(diào)整參數(shù)，使得參數(shù)不會隨時間及溫度變化而漂移；可以完成復(fù)雜的控制算法；可以實現(xiàn)重要的附加任務(wù)等。但是，數(shù)字控制磁軸承系統(tǒng)中存在一個問題：由于功放的開關(guān)電流等因素，輸入信號中會混有噪聲，需要對輸入信號進行數(shù)字濾波。如果輸入信號的采樣率不夠高，根據(jù)奈奎斯特定律，信號中的高頻噪聲部分將無法被濾除。

為了實現(xiàn)數(shù)字濾波并且保持足夠高的采樣率，可以使用過采樣技術(shù)。過采樣技術(shù)是指用比信號頻率高得多的采樣率實現(xiàn)A/D轉(zhuǎn)換，然后在數(shù)字域內(nèi)濾除信號中混有的高頻噪聲。這樣，實現(xiàn)抗噪聲的同時后續(xù)的數(shù)據(jù)處理量降低[2]。現(xiàn)有的DSP擅長于處理密集的乘加運算，如果采用DSP來進行高速的數(shù)據(jù)過采樣，運行高速的簡單讀寫操作，對于DSP的運算能力而言是一種浪費[3]。所以考慮使用更擅長高速采樣的FPGA來實現(xiàn)數(shù)字濾波。

FPGA，即現(xiàn)場可編程門陣列，它的時鐘頻率高，內(nèi)部時延??；全部控制邏輯由硬件完成，速度快，效率高?；贔PGA的數(shù)據(jù)采集系統(tǒng)具有時序快、組成方式靈活、易于修改的特點，適合于高速數(shù)據(jù)采集的場合。通過FPGA實現(xiàn)數(shù)字濾波具有速度快、效率高的特點，目前國內(nèi)外關(guān)于此已經(jīng)有了很多的研究。比較突出的有Denmark大學(xué)的研究小組關(guān)于用FPGA實現(xiàn)無乘法器的數(shù)字濾波算法的研究[4]；Hesener,A.在FPGA上實現(xiàn)了速度為8MB/S的FIR數(shù)字濾波器[5]；美國的Woolfrie,N.實現(xiàn)了針對圖像處理的FPGA自適應(yīng)棧濾波器[6]；我國的趙建明教授應(yīng)用并行分布式算法在Stratix Ⅱ系列器件上實現(xiàn)了一個192階的FIR低通濾波器的設(shè)計實例[7]；2008年，西安理工大學(xué)設(shè)計實現(xiàn)了基于FPGA的采樣率為10 M的16階FIR低通數(shù)字濾波器，并提出了一種4-BAAT并行算法實現(xiàn)快速卷積，能夠?qū)崿F(xiàn)對數(shù)據(jù)高速實時的濾波處理[8]。此外，使用FPGA構(gòu)建的濾波器還可實現(xiàn)非線性算法，能夠處理模擬濾波器無法解決的尖脈沖問題。由于這些特點，F(xiàn)PGA目前已經(jīng)被應(yīng)用在圖像信息采集、視頻處理以及數(shù)字PID控制器等方面[9-11]。

考慮到FPGA在高速數(shù)據(jù)采集中的優(yōu)勢，本文設(shè)計了一種基于FPGA的擴展電路。利用FPGA執(zhí)行A/D通道過采樣，同時對采樣信號進行后續(xù)數(shù)字濾波。構(gòu)建的數(shù)字濾波器能夠?qū)崿F(xiàn)去點平均的非線性算法，有效濾除信號中的尖脈沖噪聲。將FPGA處理過后的信號再送入DSP中，由DSP執(zhí)行控制算法，得到輸出信號。這樣就能提高采樣信號的精度，降低信號量中的噪聲，同時保持相對低的實際控制采樣率，而不會加重DSP的負(fù)擔(dān)。實驗結(jié)果表明將擴展板安裝至磁軸承系統(tǒng)中后，系統(tǒng)能夠正常工作且控制更加精確。

1 擴展電路的結(jié)構(gòu)與功能

在磁軸承系統(tǒng)中，為了降低信號量的噪聲，并且保持相對低的實際控制采樣率，不加重處理器的負(fù)擔(dān)，本文設(shè)計了基于FPGA的擴展電路。利用FPGA的高速數(shù)據(jù)采樣性能執(zhí)行AD通道的過采樣，同時對采樣信號進行后續(xù)數(shù)字濾波。

擴展電路具體完成以下任務(wù)。首先，使用AD對輸入信號進行高速采樣，并將采得的模擬信號轉(zhuǎn)換為數(shù)字信號。接著，在FPGA中對采得的數(shù)據(jù)進行處理，并將處理過后的數(shù)據(jù)通過DSP的外部存儲擴展總線接口送入DSP中。最后，將DSP運算得到的數(shù)字輸出信號通過DA轉(zhuǎn)換為模擬信號后輸出，控制電磁軸承。同時，為了在線查看系統(tǒng)運行情況，還需要大容量的數(shù)據(jù)緩存。

為了實現(xiàn)以上任務(wù)，擴展電路總體結(jié)構(gòu)可分為FPGA控制模塊、A/D轉(zhuǎn)換部分、D/A轉(zhuǎn)換部分、SDRAM存儲部分以及和DSP通信的EMIF接口部分。其中FPGA控制模塊為最重要的環(huán)節(jié)，本文中FPGA采用Altera公司cycloneII系列的EP2C8Q208C8N，共包含8256個邏輯單元，36個M4K RAM塊，2個PLL，用戶可用I/O引腳達182個。輸入信號首先送入到AD芯片中，通過FPGA中的AD驅(qū)動模塊驅(qū)動AD芯片，將輸入的模擬信號轉(zhuǎn)換為數(shù)字信號，并存儲在FPGA內(nèi)部寄存器和大容量緩存SDRAM中。當(dāng)采集到一定量的信號后，對這些信號進行平均去噪處理。FPGA中的EMIF驅(qū)動模塊用來驅(qū)動與DSP中EMIF擴展口相連的接口。處理過的信號通過EMIF驅(qū)動模塊被送入DSP中，同時通過EMIF接口接收DSP運算得到的控制信號。最后，控制信號被送到DA芯片，通過DA驅(qū)動模塊驅(qū)動DA，將數(shù)字控制信號轉(zhuǎn)換為模擬控制信號。

為了實現(xiàn)高速的數(shù)據(jù)采集，擴展板中使用了高速串行AD、DA芯片。其中，ADC為AD7357，具有高達4.25 MSPS的吞吐率；DAC為AD5644R，總吞吐率為2MSPS。

為了使ADC芯片正常工作，輸入信號首先需要通過一個特定的電路生成2個反相位的信號，這2個反相位的信號再送入ADC對應(yīng)的引腳中。當(dāng)ADC中的CS引腳拉低時，ADC芯片選通，鎖住輸入信號。在接下來的14個時鐘周期中，輸入信號被轉(zhuǎn)換為數(shù)字信號，每個時鐘周期中自高向低輸出一位。每個DAC芯片有4路輸出，每路輸出的14位信號連同3位的控制信號、3位的地址信號、2位的前校驗信號、2位的后校驗信號，共24位在24個時鐘內(nèi)被寫入DAC，并被鎖住。當(dāng)?shù)谒穆返目刂菩盘栞斎雽懗雒顣r，鎖住的前三路信號連同第四路信號一同輸出。如果使用DSP直接驅(qū)動AD、DA芯片，則每次采集數(shù)據(jù)DSP都要進行多次的IO操作，浪費了DSP的運算能力。使用FPGA驅(qū)動AD、DA，則可以充分發(fā)揮FPGA進行IO操作的快速、高效的特點。

FPGA與DSP之間通過EMIF接口通信。EMIF即外部存儲器接口，通過DSP板上的存儲器擴展總線與外部通信。存儲器擴展總線包括以下部分：存儲器接口(32位數(shù)據(jù)線、20位地址線、4個存儲空間、4個字節(jié)使能支持8/16/32位訪問，支持異步存儲器訪問/同步靜態(tài)隨機存儲訪問/同步動態(tài)存儲器SDRAM訪問/同步FIFO訪問，支持外部DMA請求)、系統(tǒng)接口(2個時鐘輸出、1個復(fù)位輸出、1個不可屏蔽中斷輸入、4個可屏蔽中斷輸入)、主電源(+3.3V、+5V和GND)，共有90個引腳。豐富的引腳資源使得FPGA可以提供足夠的引腳與DSP正常通信。

擴展板中，時鐘采用FPGA片外的50MHz有源晶振，提供給FPGA、ADC、DAC以及SDRAM使用。由于使用同一時鐘，各個芯片之間能夠保持精確、穩(wěn)定的時序關(guān)系。系統(tǒng)輸入±15 V和+5 V的電源，+5 V的電源經(jīng)分壓，得到穩(wěn)定的+3.3 V、+1.2 V電壓，供各芯片使用。

FPGA模塊設(shè)計程序使用Verilog HDL語言編寫，通過QuartusII軟件綜合仿真，再通過USB仿真器配置FPGA。

2 信號處理

為了降低信號量中的噪聲，磁軸承系統(tǒng)中需要裝有抗混疊濾波器，通常采用電容、電阻和電感的組合來完成。但是，使用抗混疊濾波器的缺陷之一就是不能解決信號中的尖脈沖噪聲問題。并且濾波器中各個電子元器件的特性會由于時間、溫度和電壓的改變而發(fā)生漂移。而擴展電路中使用FPGA構(gòu)建的數(shù)字濾波器，以數(shù)字化的方式完成高質(zhì)量的信號處理，可運行非線性算法，能夠有效剔除信號中的尖脈沖，且比模擬濾波器有更高的準(zhǔn)確度、靈活性和可靠性。

FPGA中的信號處理模塊構(gòu)建了數(shù)字濾波器，實現(xiàn)非線性算法，對過采樣得到的數(shù)字信號進行處理。具體的濾波算法如下：存儲十個輸入采樣信號，去除最大的兩個和最小的兩個信號，以排除噪聲造成的突變信號。然后將剩余的6個信號取平均后得到最終的輸入信號。這是一種非線性算法，能夠有效的排除突變尖脈沖噪聲信號對系統(tǒng)的影響。

3 實驗結(jié)果

為了驗證擴展電路的可行性，本文在磁軸承系統(tǒng)中進行了實驗，對比了不加擴展電路和加上擴展電路時，系統(tǒng)轉(zhuǎn)子的軸心軌跡如圖1所示。

4 結(jié)論

本文設(shè)計了一種新型的基于FPGA的磁軸承用DSP信號處理擴展電路，詳細(xì)說明了擴展電路的功能及結(jié)構(gòu)。實驗結(jié)果表明該設(shè)計用于磁軸承系統(tǒng)中可以正常工作，且構(gòu)建的非線性數(shù)字濾波器能夠降低數(shù)字控制的信號量噪聲，提高磁軸承系統(tǒng)的性能。整個電路設(shè)計比較簡單、成本低，由于使用FPGA，可靠性及擴展性比較好。

[1] 康康.基于雙通道DSP_FPGA的數(shù)字信號處理系統(tǒng)：[學(xué)位論文].西安：西安電子科技大學(xué)，2014.

[2] 張新剛，王澤忠.基于過采樣技術(shù)提高數(shù)據(jù)采集精度的新方法，電力系統(tǒng)自動化.2004，28(14):58-59.

[3] 張偉，韓一明，吳新玲.基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計.電力情報，2002(3):46.

[4] 李健.基于FPGA的高速FIR數(shù)字濾波器設(shè)計：[學(xué)位論文].西安：西安理工大學(xué)，2008.

[5] SHAJAAN M I,DENMARK T U，DENMARK L S J A.Time-area efficientmultiplier-free filter architectures for FPGA implementation.Electron.Acoustics,Speech,and Signal Processing,1995,6：3268- 3271.

[6] GAO J D.Sign of High-Speed Sampling and Adaptive Filtering System.IntelligentComputation Technology and Automation (ICICTA),2011:506-508.

[7] WOOLFRIES N,LYSAGHT P,MARSHALL S,et al.A Hardware-Based Self-Contained Spatially-Structured Genetic Algorithm for Signal Processing.Computer Science,1998,1482:406-410.

[8] 冷邦平.高速FIR數(shù)字濾波器在FPGA上的實現(xiàn)：[學(xué)位論文].成都：電子科技大學(xué)，2008.

[9] 龔濤.基于FPGA的圖像采集處理系統(tǒng)：[學(xué)位論文].武漢：華中科技大學(xué)，2005.

[10] 仝欣.基于FPGA的視頻圖像處理系統(tǒng)的研究：[學(xué)位論文].西安：西安電子科技大學(xué)，2012.

[11] 李垂君.基于FPGA的PID控制器研究與實現(xiàn)：[學(xué)位論文].大連：大連理工大學(xué)，2007.

Expanded Circuit Based on FPGA for DSP Signal Processing inElectromagnetic Bearing Systems

WANG Yin,ZHANG Kai,DONG Jin-ping

(Department of Engineering Physics,Tsinghua University,Beijing100084,China)

In an electromagnetic bearing system using digital control,due to factors such as switch current of power amplifiers,noise will induce into the signal path.So a digital filter is needed before signal sampling.If the sampling rate for the input signal is not high enough,it’s hard to filter out high frequency noise from the input signals.To solve this problem,a FPGA based expanded circuit was designed and used to form a digital control platform together with the DSP board.With the rich on-chip resources in the FPGA chip,it was reasonable to realize oversampling of the input signals without increasing the computing burden of the DSP.At the same time,in order to view the sampled signals and monitor the system online,the circuit was also equipped with a SDRAM to store the sampled data.This design had a simple structure and reliable performance.Experimental results show that the circuit can achieve the required signal oversampling and the subsequent data processing.The signal noise can be effectively reduced without performance degradation.

data acquisition；FPGA； DSP；AD/DA

國家自然科學(xué)基金(11175100)；北京市屬高等學(xué)校高層次人才引進與培養(yǎng)計劃項目(YETP0114)

2015-03-25 收修改稿日期：2015-07-15

TM710

A

1002-1841(2015)12-0039-03

王胤(1991—)，碩士研究生,研究方向主動式電磁軸承。 E-mail:wyin09@qq.com