劉建棟，呂進(jìn)來，張方輝，吳景峰

(1.中國電子科技集團(tuán)公司第13研究所，石家莊 050051；2.空軍駐石家莊地區(qū)軍事代表，石家莊 050051)

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一種改進(jìn)型X波段雙環(huán)鎖相頻率合成器的設(shè)計(jì)

劉建棟1，呂進(jìn)來2，張方輝1，吳景峰1

(1.中國電子科技集團(tuán)公司第13研究所，石家莊 050051；2.空軍駐石家莊地區(qū)軍事代表，石家莊 050051)

介紹了雙環(huán)鎖相的基本原理，分析了傳統(tǒng)的頻率合成方法，提出了一種改進(jìn)型雙環(huán)鎖相頻率合成器的設(shè)計(jì)方案，采用低相噪、低雜散的小數(shù)分頻鎖相技術(shù)，并通過優(yōu)化電路結(jié)構(gòu)設(shè)計(jì)，實(shí)現(xiàn)了比傳統(tǒng)雙環(huán)鎖相頻率合成器更優(yōu)的性能。該設(shè)計(jì)方案簡單實(shí)用,已在實(shí)際工程中得到了應(yīng)用，具有一定的推廣價(jià)值。

雙環(huán)鎖相；低相位噪聲；寬頻帶；小步進(jìn)；頻率合成器

0 引 言

頻率合成器的功能是產(chǎn)生和輸出高質(zhì)量的正弦信號，鎖相頻率合成技術(shù)具有優(yōu)良的特性，特別是隨著數(shù)字電路的迅速發(fā)展，鎖相頻率合成器所用的器件模塊化、集成化，所以廣泛地應(yīng)用在各種電子設(shè)備和系統(tǒng)中[1]。其中的雙環(huán)鎖相技術(shù)在實(shí)現(xiàn)寬頻帶、小步進(jìn)的同時(shí)，還具有低相噪、微型化、數(shù)字化的特點(diǎn)，文獻(xiàn)[2]～[3]分別介紹了S波段和C波段的雙環(huán)鎖相頻率合成器的實(shí)現(xiàn)。本文針對一種X波段、寬頻帶、小步進(jìn)的頻率合成器，提出了一種改進(jìn)型雙環(huán)鎖相頻率合成器的設(shè)計(jì)及實(shí)現(xiàn)方法。其基本指標(biāo)要求為：頻率覆蓋范圍9 400～10 400 MHz，最小步進(jìn)1 MHz，相位噪聲優(yōu)于-90 dBc@1 kHz，雜散抑制優(yōu)于70 dBc。

1 傳統(tǒng)雙環(huán)鎖相分析

雙環(huán)鎖相是廣義移頻鎖相的一種，原理框圖如圖1所示。其輔環(huán)采用高鑒相頻率實(shí)現(xiàn)頻率的大步進(jìn)，主環(huán)輸出信號和輔環(huán)輸出信號進(jìn)行下混頻得到較低頻率的中頻信號，再反饋到主環(huán)的鑒相器，采用低鑒相頻率實(shí)現(xiàn)頻率的小步進(jìn)。雙環(huán)鎖相比整數(shù)模式的單環(huán)鎖相能實(shí)現(xiàn)更低的相位噪聲，相比小數(shù)模式的單環(huán)鎖相能實(shí)現(xiàn)更好的雜散抑制，具有低成本、高可靠性和良好的環(huán)境適應(yīng)性等優(yōu)點(diǎn)。

依據(jù)圖1所示的原理圖，主環(huán)的分頻系數(shù)為M=N2/R2，N2為主環(huán)射頻信號分頻比，R2為主環(huán)參考信號分頻比；輔環(huán)的分頻系數(shù)為M=N1/R1，N1為輔環(huán)射頻信號分頻比，R1為輔環(huán)參考信號分頻比。在設(shè)計(jì)時(shí)，通過合理優(yōu)化主環(huán)、輔環(huán)的分頻系數(shù)，使兩者盡量低且比較接近，以保證性能的最優(yōu)化。

圖1 雙環(huán)鎖相原理圖

采用上述傳統(tǒng)的雙環(huán)鎖相方案實(shí)現(xiàn)在X波段、工作帶寬1GHz、步進(jìn)1MHz的頻率合成時(shí)，一方面，主環(huán)和輔環(huán)混頻產(chǎn)生的中頻頻率不能過低，否則由于混頻交調(diào)產(chǎn)生的鏡像頻率可能發(fā)生“錯(cuò)鎖”；另一方面，為實(shí)現(xiàn)1MHz步進(jìn)，鑒相頻率最大為1MHz，使得鑒相頻率過低，為抑制鑒相泄露，環(huán)路濾波器帶寬必須窄，這將導(dǎo)致環(huán)內(nèi)的相噪惡化，無法達(dá)到指標(biāo)的要求。為了解決上述困難，本文提出了一種改進(jìn)型雙環(huán)鎖相的技術(shù)方案。

2 改進(jìn)型合成器的設(shè)計(jì)

2.1 改進(jìn)型方案設(shè)計(jì)

改進(jìn)型雙環(huán)鎖相方案，在主環(huán)和輔環(huán)均采用高鑒相頻率，避免了鑒相頻率過低、分頻次數(shù)過高導(dǎo)致的相噪惡化；同時(shí)在輔環(huán)采用小數(shù)分頻鎖相技術(shù)，實(shí)現(xiàn)小步進(jìn)；小數(shù)分頻產(chǎn)生的雜散信號可以通過主路鎖相環(huán)路的低通濾波器予以濾除，從而解決了寬頻帶、小步進(jìn)的技術(shù)難點(diǎn)，達(dá)到了低相位噪聲、低雜散的要求。2種方案的技術(shù)特點(diǎn)對比見表1。

改進(jìn)型方案實(shí)現(xiàn)需要解決的關(guān)鍵技術(shù)包括：一是高鑒相頻率、低相位噪聲的小數(shù)分頻技術(shù)；二是小數(shù)分頻產(chǎn)生的小數(shù)雜散的有效抑制。隨著近年來集成化性能優(yōu)良的小數(shù)分頻鑒相器的涌現(xiàn)，使得實(shí)現(xiàn)上述技術(shù)不再是問題。該類鑒相器目前最高的工作頻率為8GHz，鑒相頻率為50MHz，器件噪底為-226dBc/Hz，具有一個(gè)24Bit小數(shù)模式分頻器，提供0Hz頻率誤差和極低信道噪聲的小數(shù)頻率[4]。

表1 2種方案技術(shù)特點(diǎn)對照表

改進(jìn)型X波段頻率合成器的原理如圖2所示。在該方案中，經(jīng)過選擇優(yōu)化，主環(huán)鑒相器的工作頻率為1 920～2 920MHz，整數(shù)鑒相頻率為10MHz，步進(jìn)10MHz；輔環(huán)鑒相頻率的工作頻率7 480～7 489MHz，小數(shù)鑒相頻率為50MHz，步進(jìn)1MHz。

圖2 改進(jìn)型雙環(huán)鎖相原理圖

2.2 相位噪聲設(shè)計(jì)

此頻率合成器由2個(gè)鎖相環(huán)構(gòu)成。文獻(xiàn)[5]就鎖相環(huán)頻率合成器的相位噪聲做了詳細(xì)分析，基于鎖相環(huán)的相位噪聲模型建立此改進(jìn)型雙環(huán)鎖相頻率合成器的相位噪聲模型，如圖3所示。其中環(huán)路1為輔環(huán)，環(huán)路2為主環(huán)。對輸出相位噪聲起主要作用的是參考部分、器件噪底及壓控振蕩器(VCO)的影響，由于主要關(guān)注的是1kHz的相位噪聲特性，因此主要分析參考及器件噪底的影響。

圖3 相位噪聲模型

根據(jù)鎖相環(huán)的相位噪聲特性，參考源在輸出端引入的相位噪聲為：

Nref(f)=Sref(f)+20lg(fn/fr)

(1)

式中：Sref(f)為參考源的相位噪聲；fn為參考信號頻率；fr為鑒相頻率。

參考源采用100 MHz的信號，其相位噪聲優(yōu)于-150 dBc@1 kHz?；诠?2)輔環(huán)和主環(huán)參考源引入的噪聲分別為：-112 dBc/Hz@1 kHz、-120 dBc/Hz@1 kHz。

根據(jù)文獻(xiàn)[6]，器件噪底在輸出端引入的相位噪聲：

NPD(f)=NFOM+20lg(f0/fr)+10lgfr

(2)

式中：NFOM為鑒相器噪底；f0為射頻信號頻率。

輔環(huán)選用鑒相器HMC704LP4的噪底為NFOM=-226 dBc/Hz2，主環(huán)選用器件ADF4106的噪底為NFOM=-216 dBc/Hz2，基于公式(2)輔環(huán)和主環(huán)器件噪聲引入的噪聲分別為：

NPD1(f)=-226+20lg(7 489/50)+10lg50= -106 dBc/Hz@1 kHz

NPD2(f)=-219+20lg(2 920/10)+10lg10= -99 dBc/Hz@1 kHz

另外，輔環(huán)選用的鑒相器HMC704LP4在近端的相噪惡化還包括閃爍噪聲，根據(jù)文獻(xiàn)[4]，器件閃爍噪底在輸出端引入的相位噪聲為：

Nflick(f)=NFOM-flick+20lgf0-10lgfoffset

(3)

式中：NFOM-flick為器件閃爍噪底；foffset為偏離中心頻率。

在偏離中心頻率1 kHz處，輔環(huán)閃爍噪聲為：

Nflick(f)=-226+20lg7 489- 10lg1 000=-98.5

則輔環(huán)的輸出相位噪聲為：

通過對比參考源和器件噪底2種噪聲源的影響，發(fā)現(xiàn)主要影響因素是器件的噪底，即2個(gè)環(huán)路的相位噪聲：

SO1(f)=NPD1(f)=-98 dBc/Hz@1 kHz

SO2(f)=NPD2(f)=-99.6 dBc/Hz@1 kHz

最后的輸出為2個(gè)環(huán)路的混頻輸出，其輸出相位噪聲為：

由上述分析可知，此改進(jìn)型雙環(huán)鎖相頻率合成器的相位噪聲可以達(dá)到指標(biāo)要求。

2.3 雜散設(shè)計(jì)

頻率合成器中雜散信號的產(chǎn)生主要有3個(gè)方面：一是主環(huán)和輔環(huán)混頻產(chǎn)生的各階交調(diào)信號；二是數(shù)?；旌想娐返男盘柎?dāng)_；三是小數(shù)分頻鎖相產(chǎn)生的雜散信號。

對于前2種情況，可以通過電路濾波和結(jié)構(gòu)的優(yōu)化設(shè)計(jì)，予以降低、消除，這里主要討論對小數(shù)分頻產(chǎn)生的雜散信號的抑制。由于VCO的輸出頻率不是鑒相頻率的整數(shù)倍，VCO與鑒相頻率諧波的交調(diào)會(huì)產(chǎn)生小數(shù)雜散。依據(jù)文獻(xiàn)[4]，雜散位于f=nfPD+fPDd/m附近，其中fPD為鑒相頻率，n、d、m為正整數(shù)，且d

主環(huán)為整數(shù)分頻鎖相，不存在類似的情況，而且環(huán)路濾波器具有優(yōu)良的低通特性，可以濾除輔環(huán)信號帶來的遠(yuǎn)端雜散信號，進(jìn)一步提高了輸出信號的頻譜純度。

2.4 電路及結(jié)構(gòu)設(shè)計(jì)

在雙環(huán)頻率合成器中，數(shù)、模電路相互交叉、影響，同時(shí)混頻產(chǎn)生的寄生交調(diào)信號比較復(fù)雜，為了實(shí)現(xiàn)寬頻帶、小步進(jìn)、高頻譜純度的信號輸出，合理的電路布局及結(jié)構(gòu)優(yōu)化設(shè)計(jì)非常重要。在設(shè)計(jì)時(shí)，依據(jù)集成化、模塊化的設(shè)計(jì)思路，對主、輔環(huán)分單元進(jìn)行電路和結(jié)構(gòu)的優(yōu)化分腔布局，對射頻和數(shù)字電路及電源采用微波電路多層布線方案，分成獨(dú)立的上下兩面，中間采用電磁兼容濾波器饋電互聯(lián)，解決了信號的串?dāng)_問題，提高了雜散抑制度。以上設(shè)計(jì)使得該X波段頻率合成器具備了體積小、重量輕、電磁兼容性好、性能優(yōu)良等特點(diǎn)，滿足了實(shí)際工程的使用要求。

研制的工程樣機(jī)的微波電路布局和結(jié)構(gòu)設(shè)計(jì)如圖4所示，電源和數(shù)字電路部分在盒體背面。

圖4 微波電路布局圖

3 研制結(jié)果與分析

本文設(shè)計(jì)的X波段頻率合成器實(shí)現(xiàn)了-50～+ 85 ℃工作溫度范圍內(nèi)，輸出頻率范圍9 400～10 400MHz，頻率步進(jìn)1MHz，輸出功率13±1dBm，相位噪聲- 93dBc/Hz@1kHz，雜譜抑制-73dBc，產(chǎn)品體積120mm×70mm×20mm，實(shí)現(xiàn)了小型化。圖5、圖6所示為頻率合成器頻譜測試圖。

圖5 相位噪聲測試圖

從上述測試結(jié)果可以看出，10.4GHz處信號的相位噪聲-93.3dBc/Hz@1kHz，雜散抑制達(dá)到了-73dBc，相位噪聲與前面的理論計(jì)算值有近3dB的差距。這是由于在相位噪聲的理論估算中還

有環(huán)路濾波器的噪聲等一些影響較小的噪聲沒有計(jì)算進(jìn)去，因此會(huì)略有差距。綜合各項(xiàng)測試指標(biāo)參數(shù)，此設(shè)計(jì)很好地達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。

4 結(jié)束語

圖6 雜散抑制測試圖

本文提出的改進(jìn)型雙環(huán)鎖相頻率合成器將高鑒相頻率、低相噪、低雜散小數(shù)分頻鎖相模式和整數(shù)分頻鎖相模式有機(jī)地融合在一起，相對于傳統(tǒng)的雙環(huán)鎖相頻率合成器, 在不增加硬件復(fù)雜度的情況下，實(shí)現(xiàn)了更寬的工作帶寬和同等的小步進(jìn)要求，獲得了更優(yōu)的相位噪聲和高頻譜純度的信號。該設(shè)計(jì)方案簡單易行, 已在實(shí)際工程中得到了應(yīng)用，具有一定的推廣價(jià)值。

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Design of An Improved X Band Double Phase-locked Loop Frequency Synthesizer

LIU Jian-dong1,LV Jin-lai2,ZHANG Fang-hui1,WU Jing-feng1

(1.The 13th Research Institute,CETC,Shijiazhuang 050051,China; 2.Military Representative of Air Force in Shijiazhuang Area,Shijiazhuang 050051,China)

This paper introduces the basic principle of double phase-locked loop,analyzes the traditional frequency synthesizing method,brings forward a design scheme of improved double phase-locked loop frequency synthesizer,uses the fractional frequency dividing phase-locked technology with low phase noise and low stray to realize better performance than traditional double phase-locked loop frequency synthesizer by optimizing the circuit structure design.This design scheme is simple and practical,and has been applied in the actual engineering,is of definite extensible value.

double phase-locked loop;low phase noise;wide band;small step;frequency synthesizer

2014-11-14

TN74

B

CN32-1413(2015)01-0106-04

10.16426/j.cnki.jcdzdk.2015.01.025