文 帥，喬 明

（電子科技大學(xué)電子薄膜與集成器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，成都 610054）

1 前言

橫向雙擴(kuò)散效應(yīng)晶體管（LDMOS，Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor）最早是由Y. Tarui等人于1969年提出[1]。相對(duì)于標(biāo)準(zhǔn)的MOS器件，LDMOS在結(jié)構(gòu)上具有以下特點(diǎn)：LDMOS采用的是雙擴(kuò)散技術(shù)，溝道長(zhǎng)度是由兩次擴(kuò)散的結(jié)深之差來確定的，這就使得溝道長(zhǎng)度可以做得很精確而不用受到光刻精度的影響，且工藝實(shí)現(xiàn)上簡(jiǎn)單。此外LDMOS在漏區(qū)域與溝道區(qū)之間增加了較長(zhǎng)的低摻雜漂移區(qū)，漂移區(qū)在一定程度上緩解了MOS器件的短溝道效應(yīng)。低摻雜漂移區(qū)的存在使得溝道的電阻遠(yuǎn)遠(yuǎn)小于漂移區(qū)的電阻，高阻的漂移區(qū)能夠承受較大的源漏電壓以及功耗，使得器件可以承受較高的耐壓，因此提高了器件的耐壓。并且漂移區(qū)使得柵極與漏極相隔更遠(yuǎn)，降低了柵漏寄生電容對(duì)器件頻率特性的影響，提高了器件的頻率特性。場(chǎng)板技術(shù)目前被廣泛應(yīng)用于高壓功率器件的終端技術(shù)中。場(chǎng)板技術(shù)可以通過優(yōu)化器件的電勢(shì)分布、降低器件的表面電場(chǎng)峰值來提高器件的擊穿電壓。目前場(chǎng)板大致有以下幾種類型：卷形阻性場(chǎng)板（scroll shaped resistive field plate，SRFP）[4]，雙層浮空?qǐng)霭錥5～6]，偏置場(chǎng)板[7]，改進(jìn)的多浮空?qǐng)霭錷odified-MFFP（multiple floating field plate）[8]等。文獻(xiàn)[4]采用SRFP技術(shù)屏蔽HVI對(duì)橫向IGBT（insulatedgate bipolar transistor）的影響，然而由于阻性場(chǎng)板的存在，會(huì)在其源漏電極間產(chǎn)生較小的漏電流，從而增加了電路的靜態(tài)電流和功耗，文獻(xiàn)[8]通過多浮空?qǐng)霭宓膽?yīng)用，避免了漏電流的產(chǎn)生，降低了靜態(tài)電流和功耗。文獻(xiàn)[5]、[6]在橫向高壓器件結(jié)構(gòu)中增加了第二層多晶硅場(chǎng)板，以產(chǎn)生電容耦合結(jié)構(gòu)，能夠更有效地優(yōu)化器件表面場(chǎng)分布。

文章首先通過仿真軟件對(duì)Double RESURFLDMOS進(jìn)行了設(shè)計(jì)與優(yōu)化，得到了最優(yōu)設(shè)計(jì)參數(shù)，然后添加了多浮空?qǐng)霭褰Y(jié)構(gòu)，并對(duì)場(chǎng)板的數(shù)量、長(zhǎng)度對(duì)器件耐壓的影響進(jìn)行了分析與研究，最后分析了場(chǎng)板對(duì)P-top劑量的影響，并通過仿真得到了不同場(chǎng)板的數(shù)量，不同P-top劑量所對(duì)應(yīng)的器件耐壓值。

2 高壓LDMOS器件結(jié)構(gòu)

具有單層多浮空?qǐng)霭褰Y(jié)構(gòu)的高壓LDMOS器件結(jié)構(gòu)如圖1所示，N-epi表示n型外延層，Nepi表示其濃度；P-sub表示器件采用的是P型襯底材料，其電阻率為100 Ω·cm； P-well表示用來形成LDMOS器件溝道區(qū)的P型阱區(qū)； NP-top表示P-top的濃度；nFP表示場(chǎng)板的數(shù)量；dFP表示場(chǎng)板的長(zhǎng)度。x方向表示沿著器件表面的方向，y方向表示垂直于器件表面的方向。

圖1 具有單層多浮空?qǐng)霭宓腖DMOS器件

器件制作在n型外延（N-epi）上，外延層厚度depi為4 μm，漂移區(qū)長(zhǎng)度為85 μm，溝道長(zhǎng)度為1 μm，由雙擴(kuò)散工藝和自對(duì)準(zhǔn)技術(shù)形成。器件采用雙RESURF技術(shù)，在外延層引入一層導(dǎo)電類型相反的P-top摻雜區(qū)，形成結(jié)終端擴(kuò)展，有效降低了器件源端和漏端的表面電場(chǎng)，同時(shí)p型雜質(zhì)的引入使得外延層的摻雜濃度得以提高，有效降低了器件的導(dǎo)通電阻。器件在場(chǎng)氧上方有一層多晶硅多浮空?qǐng)霭澹ㄟ^對(duì)器件表面電場(chǎng)的優(yōu)化，能夠有效提高器件的耐壓。

3 結(jié)果分析與討論

使用二維器件仿真軟件Silvaco對(duì)圖1中所設(shè)計(jì)的double RESURF-LDMOS器件進(jìn)行了研究與仿真。

圖2 外延層摻雜濃度以及P-top濃度與器件擊穿電壓之間的關(guān)系

圖2給出了在沒有場(chǎng)板的情況下，double RESURF-LDMOS器件在不同外延摻雜濃度和P-top濃度下所對(duì)應(yīng)的耐壓。當(dāng)外延濃度為4.2×1015cm-3、P-top濃度為9.6×1015cm-3時(shí)，器件的擊穿壓值比較穩(wěn)定，在760 V左右；當(dāng)外延層摻雜濃度為4.0×1015cm-3、P-top濃度為9.2×1015cm-3時(shí)，器件的擊穿電壓值最高，為785 V左右。但是隨著P-top濃度的變化，器件的擊穿電壓變化很大。在實(shí)際的工藝摻雜過程中，由于工藝存在一定的偏差可能會(huì)導(dǎo)致器件摻雜不精確，因而出現(xiàn)較大的耐壓偏差。當(dāng)外延層摻雜濃度為4.4×1015cm-3、P-top濃度為9.6×1015cm-3時(shí)，器件的擊穿電壓值最高，為750 V左右，此時(shí)的情況也是器件的耐壓值隨著P-top濃度的變化而有很大的改變。因此在實(shí)際的工藝生產(chǎn)中，外延層濃度最好選擇4.2×1015cm-3，P-top的摻雜濃度為9.6×1015cm-3，此時(shí)器件的耐壓值較平緩，也可以使得P-top的摻雜濃度有較大的誤差設(shè)計(jì)范圍。

圖3、圖4給出了器件在外延層濃度為4.2×1015cm-3、P-top的濃度為9.6×1015cm-3時(shí)，場(chǎng)板對(duì)器件表面電場(chǎng)分布的影響以及電勢(shì)分布。從圖3中可以看出相對(duì)于沒有場(chǎng)板的器件結(jié)構(gòu)，器件在添加場(chǎng)板結(jié)構(gòu)后其柵場(chǎng)板末端的電場(chǎng)峰值明顯降低，雖然漏端出現(xiàn)了較高的電場(chǎng)峰值，但是器件表面電場(chǎng)的分布總體上更加均勻，最大峰值降低，使得擊穿電壓由不帶場(chǎng)板結(jié)構(gòu)的755 V提高到767 V，并且可以使得帶場(chǎng)板結(jié)構(gòu)的器件能夠較好地屏蔽其他因素對(duì)器件的影響。圖4給出了具有場(chǎng)板結(jié)構(gòu)器件的電勢(shì)分布圖，其中浮空?qǐng)霭迨堑葎?shì)體，其電勢(shì)由漏端到源端依次遞減，形成了一個(gè)電勢(shì)線性降低的趨勢(shì)。

圖3 有無場(chǎng)板對(duì)器件表面電場(chǎng)分布的影響

圖4 帶場(chǎng)板結(jié)構(gòu)器件的電勢(shì)分布

圖5給出了器件在外延層濃度為4.2×1015cm-3、P-top的濃度為9.6×1015cm-3時(shí)，不同場(chǎng)板數(shù)量對(duì)器件擊穿電壓和表面電場(chǎng)分布的影響。當(dāng)nFP=5時(shí)，場(chǎng)板長(zhǎng)度為10 μm，間距為4 μm；nFP=8時(shí)，場(chǎng)板長(zhǎng)度為6 μm，間距為3 μm；nFP=10時(shí)，場(chǎng)板長(zhǎng)度為4 μm，間距為3 μm；nFP=18時(shí)，場(chǎng)板長(zhǎng)度為3 μm，間距為1 μm；nFP=25時(shí)，場(chǎng)板長(zhǎng)度為2 μm，間距為1 μm。圖5（a）中所示為不同場(chǎng)板數(shù)量所對(duì)應(yīng)的器件耐壓值。根據(jù)仿真結(jié)果可以得出結(jié)論，器件的耐壓值與場(chǎng)板數(shù)量成正比。當(dāng)nFP=25時(shí)，器件的耐壓可以達(dá)到781 V。但當(dāng)場(chǎng)板的數(shù)量增大到一定數(shù)量時(shí)，耐壓的增加幅度并不大，而且過多的場(chǎng)板會(huì)受到工藝條件的限制，因此選擇合適的場(chǎng)板數(shù)量是很有必要的。圖5（b）所示為不同場(chǎng)板數(shù)量對(duì)應(yīng)的器件表面電場(chǎng)分布。場(chǎng)板數(shù)量越多，其表面電場(chǎng)越均勻，左側(cè)柵場(chǎng)板末端電場(chǎng)峰值也隨著場(chǎng)板數(shù)量的增加而減小，并且漂移區(qū)的電場(chǎng)分布更為均勻。因此，場(chǎng)板對(duì)于器件表面電場(chǎng)的優(yōu)化效果比較明顯，對(duì)器件的耐壓也有一定的提升。

圖5 場(chǎng)板數(shù)量對(duì)器件擊穿電壓的影響以及器件表面電場(chǎng)分布

圖6 場(chǎng)板長(zhǎng)度對(duì)器件擊穿電壓的影響

圖6給出了器件在外延層濃度為4.2×1015cm-3、P-top的濃度為9.6×1015cm-3時(shí)擊穿電壓與場(chǎng)板長(zhǎng)度之間的關(guān)系?？梢悦黠@看出隨著場(chǎng)板長(zhǎng)度的增加，器件的耐壓值隨之降低。由于每個(gè)浮空?qǐng)霭逑喈?dāng)于一個(gè)等勢(shì)體，與鄰近的場(chǎng)板形成電容結(jié)構(gòu)，場(chǎng)板上的電勢(shì)由漏端到源端依次降低，并且趨于線性降低，使得電場(chǎng)的分布較為均勻。根據(jù)不同場(chǎng)板長(zhǎng)度下器件表面電場(chǎng)的分布可以看出，場(chǎng)板長(zhǎng)度越短，器件的表面電場(chǎng)分布就更為均勻，峰值就越低，尤其是柵場(chǎng)板末端處的電場(chǎng)峰值。因此，在實(shí)際設(shè)計(jì)中，可以適當(dāng)降低場(chǎng)板長(zhǎng)度，使得器件的表面電場(chǎng)得到更好的優(yōu)化。

圖7給出了通過工藝仿真得到的器件在外延層摻雜為4.2×1015cm-3時(shí)場(chǎng)板數(shù)量對(duì)double RESURF器件P-top劑量的影響。從圖中可以看出，器件在沒有場(chǎng)板的情況下，P-top劑量為1.0×1012cm-2時(shí)其擊穿電壓值最大，但是鄰近的P-top劑量值使得器件的耐壓大幅降低，在實(shí)際工藝中，可能由于工藝原因，會(huì)使得P-top的劑量與濃度出現(xiàn)偏差，實(shí)際的擊穿電壓值可能會(huì)很低。當(dāng)器件添加場(chǎng)板結(jié)構(gòu)后，對(duì)于不同劑量的P-top，器件的耐壓能夠較為穩(wěn)定，并且隨著場(chǎng)板數(shù)量的增加，一定范圍內(nèi)變化的P-top劑量對(duì)器件的耐壓影響不大。由于場(chǎng)板數(shù)量較多時(shí)對(duì)器件表面的電場(chǎng)優(yōu)化效果更好，降低了器件表面電場(chǎng)的峰值，限制了P-top的劑量對(duì)器件耐壓的影響。此外，由于場(chǎng)板的存在，使得任意劑量的P-top可以應(yīng)用于高壓功率器件而不會(huì)使擊穿電壓降低，因此可以在一定程度上改變P-top劑量，從而在保持器件耐壓的同時(shí)也可以有效降低器件的導(dǎo)通電阻，實(shí)現(xiàn)高耐壓低導(dǎo)通電阻的器件。

圖7 場(chǎng)板數(shù)量對(duì)double RESURF器件P-top劑量的影響

4 結(jié)論

場(chǎng)板技術(shù)可以通過優(yōu)化器件的電勢(shì)與電場(chǎng)分布來改善優(yōu)化器件的表面電場(chǎng)。對(duì)于單層浮空?qǐng)霭褰Y(jié)構(gòu)，增加場(chǎng)板數(shù)量、降低場(chǎng)板長(zhǎng)度能夠有效優(yōu)化器件表面電場(chǎng)的分布，增加器件的耐壓，但是受到工藝和特征尺寸的限制，需要對(duì)單層多浮空?qǐng)霭暹M(jìn)行數(shù)量上的優(yōu)化。單層多浮空?qǐng)霭鍖?duì)double RESURFLDMOS器件的P-top劑量也具有一定的影響，在沒有場(chǎng)板的情況下，P-top劑量的變化會(huì)使得器件的耐壓出現(xiàn)較大的變化，從而降低了P-top的容限度。場(chǎng)板結(jié)構(gòu)能夠改善這種問題，使得器件的擊穿電壓隨著P-top劑量的改變而不會(huì)發(fā)生太大的變化，這就使得器件的P-top層劑量可以在較大范圍內(nèi)選擇，從而優(yōu)化漂移區(qū)的摻雜總量，改變器件的導(dǎo)通電阻。

[1] 云振新，戴洪波. RFLDMOS功率晶體管及其應(yīng)用[J]. 半導(dǎo)體情報(bào)，2001，38（3）：16-20.

[2] Falck E, Gerlach W, Korec J. Influence of interconnections ontothebreakdown voltageof planar high-voltage pn junctions[J]. IEEE Trans Electron Devices, 1993, 40: 439.

[3] Qiao Ming, Fang Jian, Li Zhaoji, et al. HVIC with coupled level shift structure[J]. Chinese Journal of Semiconductors,2006, 27(11): 2040.

[4] Endo K, BabaY, Udo Y, et al. A 500 V 1 A 1-chip inverter IC with a new electric field reduction structure[J]. Proc ISPSD, 1994: 379.

[5] Terahima T, Yamashita J, Yamada T. Over 1000 V n-ch LDMOSFET and p-chLIGBT with JI RESURF structure and multiplefloating field plate[J]. Proc ISPSD, 1995: 455.

[6] Zhang Min, Li Zhaoji. Design of floating field plate using automatic layout generator[J]. Chinese Journal of Semiconductors, 1999, 20(8): 694.

[7] Murray AFJ, LaneWA. Optimization of interconnectioninduced breakdown voltagein junction isolated IC’s using biased polysilicon field plates[J]. IEEE Trans Electron Devices,1997, 44: 185.

[8] Shimizu K, RittakuS, Moritani J. A 600 V HVIC process with a built-in EPROM which enables new concept gate driving[Z]. ProcISPSD, 2004: 379.