張 玲，王 澧

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

1 引言

在現(xiàn)代集成電路特別是在超大規(guī)模集成電路的設(shè)計中，電源網(wǎng)絡(luò)如何分布已成為一項越來越重要的工作。通常，芯片面積中很大一部分被電源/地線占據(jù)，而隨著集成電路工藝水平的不斷提高，特征尺寸不斷減小，芯片規(guī)模、頻率和功耗卻在不斷提高[1]。在SoC芯片電源設(shè)計中，有兩個方面需要特別關(guān)注，它們是電遷移和電源/地線網(wǎng)絡(luò)上的IR-drop。

2 電源網(wǎng)絡(luò)設(shè)計中的EM和IR-drop現(xiàn)象

隨著集成電路進(jìn)入到深亞微米階段，芯片的工作速度和可靠性等各方面的要求都需要設(shè)計工程師仔細(xì)考慮到。其中，電遷移（EM）與IR-drop的實現(xiàn)是否能達(dá)到預(yù)期，對芯片的各項特征起到了關(guān)鍵的作用。

2.1 EM現(xiàn)象

在金屬線中，電流是通過電子的不斷流動來傳導(dǎo)的。在電子流動中不斷地撞擊原子，當(dāng)電流密度達(dá)到一定值并持續(xù)一段時間后，會使金屬原子的位置發(fā)生改變，這種現(xiàn)象稱為電遷移（EM）[1]。EM會導(dǎo)致金屬線的形狀發(fā)生改變，甚至造成電路的斷路，或?qū)е孪噜弻?dǎo)線間產(chǎn)生短路，從而使得電路不能正常工作，影響芯片的可靠性和壽命。

隨著超大規(guī)模集成電路特別是SoC電路的不斷發(fā)展，芯片的功耗不斷增長而芯片電壓卻在不斷降低，因此，電源/地網(wǎng)絡(luò)承受的電流不斷增大。與此同時，由于工藝特征尺寸不斷減小，金屬連線的寬度也隨之減小，這樣，金屬連線上的電流密度變得越來越大。因此，EM現(xiàn)象在現(xiàn)代集成電路設(shè)計中變得越來越嚴(yán)重[2]。

以下因素會影響由電遷移導(dǎo)致的電路產(chǎn)生故障的時間：溫度、金屬的材料和電流密度[2]。在現(xiàn)代集成電路設(shè)計中，經(jīng)常采用以下方法來減少EM的產(chǎn)生：（1）采用合金或者銅來代替鋁制作金屬互連線。（2）采用熱傳導(dǎo)系數(shù)較高的材料來制作絕緣層，并在芯片封裝和系統(tǒng)設(shè)計時充分考慮散熱的問題。降低金屬材料的溫度可以大大降低EM的影響。（3）控制金屬線上的電流密度。降低電流密度不僅對電遷移導(dǎo)致的電路失效有直接的減少作用，而且由于電流密度的減少可以降低金屬材料的溫度，從而可以進(jìn)一步減少EM的產(chǎn)生[2]。

2.2 IR-drop現(xiàn)象

隨著SoC芯片的工作電壓不斷降低，電源金屬線變得越來越細(xì)，由此帶來的金屬線電阻變得越來越大。這樣，電源電壓有相當(dāng)一部分消耗在電源線路上，由此引起門電路的供電電壓大幅下降，這就是通常說的IR-drop[3]。同樣的情況也出現(xiàn)在地線網(wǎng)絡(luò)上，從而導(dǎo)致門電路的地電壓不等于供電電源的地電壓。

在通常的芯片設(shè)計中，VDD供電電壓要經(jīng)過封裝管殼管腳（Package Pin，Bonding）、電源壓焊點（Power Pad）、電源環(huán)（Power Ring）等器件與連線才能最終到達(dá)標(biāo)準(zhǔn)單元門電路的VDD電源端，如圖1所示。

圖1 電源線路消耗圖

由于在這些金屬連線上存在著一定的電阻，導(dǎo)致門電路實際的VDD電壓有所下降，因此門電路VDD端的電源電壓實際為：

其中，Vdevice為門電路電源端的實際電壓，VDD為芯片的供電電壓，VIR為芯片中由電源網(wǎng)絡(luò)的電阻所消耗的電壓。

IR-drop現(xiàn)象的產(chǎn)生，除了會降低門電路的噪聲容限以外，還會延長時序收斂，從而降低了芯片的性能，嚴(yán)重時會導(dǎo)致芯片的功能出現(xiàn)錯誤[3]。例如，在典型的0.18 μm工藝的設(shè)計中，如果門電路的供電電壓降低10%，會導(dǎo)致門電路的傳播延時（Propagation Delay）增加8%[3]。因此，在現(xiàn)代集成電路設(shè)計中，通常要求在門電路的電源和地之間的實際電壓大于理想供電電壓的90%?？紤]到在地線網(wǎng)絡(luò)上同樣存在著噪聲，因此式（1）中電源網(wǎng)絡(luò)上的VIR應(yīng)小于理想供電電壓的5%，即：

因此，在集成電路設(shè)計中經(jīng)常采用以下方法來降低IR-drop等的影響：（1）增加電源網(wǎng)絡(luò)和地線網(wǎng)絡(luò)上的金屬連線資源，從而減小網(wǎng)絡(luò)的電阻；（2）在芯片內(nèi)部放置去耦電容，為器件開關(guān)時所產(chǎn)生的瞬時大電流提供額外的電荷。

3 電源/地網(wǎng)絡(luò)的設(shè)計策略

在SoC設(shè)計中必須仔細(xì)分析和優(yōu)化電源網(wǎng)絡(luò)以避免EM、IR-drop等現(xiàn)象對系統(tǒng)性能與可靠性的影響。

在2.1節(jié)中介紹了多種方法都可以有效地減小EM的影響，但是在芯片設(shè)計中，芯片設(shè)計工程師能直接控制的只有電流密度。對電流密度的控制，最有效的方法是通過增加電源/地網(wǎng)絡(luò)上金屬連線的寬度，從而減小流過金屬線上的電流。

若電源/地網(wǎng)絡(luò)上的金屬線寬度增加了，也可以有效地降低IR-drop對系統(tǒng)的影響。但是，若增加的連線資源大大超出需要，則會造成芯片面積的浪費(fèi)，從而導(dǎo)致SoC芯片的成本上升。而且，由于電源網(wǎng)絡(luò)中的金屬線占用了大量的布線資源，如果使用過寬的電源線，還可能導(dǎo)致布線中的擁塞（Congestion）問題無法解決。因此，如何在SoC中進(jìn)行合理、有效的電源分配就成為十分重要的問題[4]。

在以往的設(shè)計中，由于沒有合適的方法，設(shè)計者不能在設(shè)計的初始階段就開始進(jìn)行電源/地網(wǎng)絡(luò)的分析與優(yōu)化，只是根據(jù)個人經(jīng)驗來進(jìn)行電源/地網(wǎng)絡(luò)的設(shè)計。針對這一問題，本文提出一種方案，可以在芯片的布局規(guī)劃（Floorplan）階段通過一些簡單的估算來進(jìn)行電源/地網(wǎng)絡(luò)的初步設(shè)計。并以此作為參考設(shè)計，借助于對其進(jìn)行IR-drop和EM的分析，經(jīng)過少許的修改和優(yōu)化，即可得到滿意的電源/地分配網(wǎng)絡(luò)[5]。

3.1 確定power/ground PAD的數(shù)目

在電源/地網(wǎng)絡(luò)的設(shè)計中，首先要解決的問題就是電源/地PAD的數(shù)目以及擺放位置。通常，這些PAD均勻分布在PAD Ring上，因此，主要的問題就是確定它們的數(shù)目。根據(jù)芯片的功耗以及工作電壓，可以估算出總的電流大?。?/p>

其中，Itotal為芯片的Chip Core部分總的電流大小，Ptotal是Chip Core上的總功耗，Vcore為Chip Core的工作電壓。當(dāng)芯片的工作電流確定了之后，根據(jù)公式（4），即可確定所需的電源/地PAD的數(shù)目。

其中，Ipad為一對Power Pad和 Ground Pad所允許通過的電流的最小值。式中N為設(shè)計所允許的Power/Ground Pad的最少數(shù)目，通常在設(shè)計允許的情況下，應(yīng)該盡可能多地放置Power/Ground Pad。這不但可以減小IR-drop，而且冗余的Power Pad和Bonding Wire也可以減小寄生電感，從而降低瞬時電流變化而導(dǎo)致的電壓波動。

3.2 確定Power Ring 和Power Grid的數(shù)目

Power Grid的設(shè)計是整個SoC芯片電源/地網(wǎng)絡(luò)設(shè)計中的主要部分。Power Grid從Power Ring上提取電流，并向Power Rail提供驅(qū)動。由于Power Rail的寬度通常是固定的，因此Power Grid的設(shè)計不但直接決定了其本身的IR-drop，而且還決定了在Power Rail上的IR-drop[6]。

首先，根據(jù)硅片面積和芯片的整體功耗，估算出硅片上單位面積的平均功耗：

公式中，Ptotal是chip core上總的平均功耗，Punit為chip core上單位面積的平均功耗，Acore是chip core的硅片面積。

其次，估算某一固定長度的標(biāo)準(zhǔn)單元行（standcell-row）上所消耗的平均電流：

其中，I是長度為l的cell-row中消耗的電流，W是standcell的高度。

若一行中，有n個串聯(lián)的長度為L的power rail上的IR-drop為：

其中，Im是第m個長Cell-row上的電流，R是長度為l、寬度為d的power rail金屬線上的電阻。R可以由加工工藝參數(shù)得出，Im可以由另一個公式（8）得出：

將式（8）代入式（7）中，可得到式（9）：

最后，設(shè)計師需要決定設(shè)計中可以接受的在power rail上的IR-drop的大小，并根據(jù)式（9）計算出n的大小，從而確定power grid之間的間距。當(dāng)power grid的間距定下來之后，根據(jù)其上每一條金屬線的平均負(fù)載及加工的工藝參數(shù)，可以很容易地確定其寬度。

4 設(shè)計實例及實驗結(jié)果分析

作者在工作中設(shè)計了一款芯片，該芯片含有4個SRAM宏單元。該芯片采用SMIC 0.18 μm 1P6M Salicide CMOS工藝，工作頻率為100 MHz，PAD的工作電壓為3.3 V，CORE的工作電壓為1.8 V。該芯片工作時的動態(tài)功耗不高于540 mW，供電方面采用最直接的策略就是盡量增加整個芯片的電源、地引腳，詳情見表1。SMIC SP018庫所提供的電源、地PAD的供電能力，一方面與PAD邏輯本身有關(guān)，另一方面與采用的壓焊點結(jié)構(gòu)有關(guān)。該芯片設(shè)計中由于采用交錯排列的壓焊點排布，共采用了2種壓焊點設(shè)計，分別為PADI40及PADO40。如表1所示，如果PVDD1這個PAD與PADO40壓焊點結(jié)構(gòu)組合使用，則供電能力只有42 mA，受制于PVDD1的供電能力；PVSS2這個PAD與PADO40壓焊點結(jié)構(gòu)組合使用時，也只有83 mA的供電能力，受制于PADO40壓焊點的供電能力。但由于芯片提供的PAD 3.3 V PAD共17對，內(nèi)核1.8 V PAD共14對，所以從理論上無論使用何種組合，都已經(jīng)可以滿足芯片動態(tài)功耗的需要。

表1 電源/地PAD的供電能力表

根據(jù)該芯片包含的標(biāo)準(zhǔn)單元與IP硬核的數(shù)目及面積，以及結(jié)合封裝管殼的要求，先估算芯片的面積。該芯片預(yù)估面積為6 mm×6 mm。在本設(shè)計中，理想電壓為1.8 V，即VIR≤18 mW，再根據(jù)3.2節(jié)中計算Power Grid的方法，算出Power Grid在水平方向的條數(shù)以及間隔間距。在實際應(yīng)用中，考慮到各個IP模塊的大小及形狀，在實際的電源網(wǎng)絡(luò)中，將Power Grid在水平方向的間距定為600 μm，如圖2所示。

圖2 電源網(wǎng)絡(luò)排布圖

為了更好地減小電源/地網(wǎng)絡(luò)的EM及IR Drop效應(yīng)，電源/地的ring采用金屬疊層的方法以減少寄生電阻。水平方向采用Metal3/Metal5疊層，垂直方向采用Metal4/Metal6疊層。為了更好地穩(wěn)定內(nèi)核電源/地網(wǎng)絡(luò)，在該芯片內(nèi)設(shè)計專門的去耦電容，數(shù)量級達(dá)到十幾個nF，以穩(wěn)定內(nèi)核電源地線網(wǎng)絡(luò)。圖3為去耦電容的版圖與在版圖中的位置。

圖3 去耦電容在版圖中的放置

在綜合考慮電源/地PAD的數(shù)目、宏單元的擺放位置以及電源/地線的規(guī)劃后，可以在布局布線工具Encounter中查看壓降分析結(jié)果，對照本文中提出的電源/地網(wǎng)絡(luò)的設(shè)計策略，驗證本文提出的方法是否正確。在Encounter中按照本文提出的方法設(shè)計了電源/地PAD的數(shù)量與擺放位置，以及電源/地環(huán)的寬度與Power Grid的間隔距離。在Encounter中得到一個電壓壓降圖，其電壓壓降分析結(jié)果如圖4所示。黃色區(qū)域與綠色區(qū)域的面積最大。壓降力度按顏色紅、橘紅、黃、綠、藍(lán)依次減弱，可見此款芯片的壓降力度比較理想。壓降報告顯示VIR最大壓降為65.47 mV，VIR≤5%VDD，滿足壓降要求，從而表明本文提出的電源網(wǎng)絡(luò)的設(shè)計方法在該芯片的設(shè)計中得到了很好的驗證。

圖4 版圖電壓降示意圖

該電路測試內(nèi)容復(fù)雜。通過對該電路的工作原理和電氣參數(shù)的理解與分析，采用美國泰瑞達(dá)公司的J750測試系統(tǒng)完成圓片中測及成品測試。該芯片中測平均成品率85%，封裝的全線總成品率達(dá)到了96.67%。

5 總結(jié)

在現(xiàn)代超大規(guī)模集成電路的設(shè)計中，如何有效地避免由于EM和IR-Drop等現(xiàn)象對系統(tǒng)性能造成影響，已成為芯片設(shè)計中的一個重要環(huán)節(jié)。針對這一問題，本文首先介紹了這些現(xiàn)象產(chǎn)生的原因和影響因素，其次提出了一種簡單、有效的方法，可以在物理設(shè)計中對SoC的電源網(wǎng)絡(luò)進(jìn)行一些簡單的估算，并以此為參考，可以有效地設(shè)計出實際的電源網(wǎng)絡(luò)，從而保證電源分配的可靠性。最后，結(jié)合作者實際工作中設(shè)計的電路，給出了該芯片電源/地網(wǎng)絡(luò)的設(shè)計實例，通過該實例證明本文所提方法的實用性和有效性。

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