劉曉陽，劉海燕，于大全，吳小龍，陳文錄

（1. 江南計算技術(shù)研究所，江蘇 無錫 214083；2. 華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司，江蘇 無錫 214135；3. 中國科學(xué)院微電子研究所，北京 100029）

1 引言

隨著電子產(chǎn)品向小型化、高性能、高可靠等方向發(fā)展，系統(tǒng)集成度也日益提高。在這種情況下，靠進(jìn)一步縮小集成電路的特征尺寸和互連線的線寬來提高性能的方式受到材料物理特性和設(shè)備工藝的限制，傳統(tǒng)的摩爾定律已經(jīng)很難繼續(xù)發(fā)展下去。以TSV為核心的2.5D/3D集成技術(shù)已經(jīng)被廣泛認(rèn)為是未來高密度封裝領(lǐng)域的主導(dǎo)技術(shù)，是突破摩爾定律的有效途徑[1～3]。與傳統(tǒng)的2D封裝相比，基于TSV轉(zhuǎn)接板的2.5D封裝使多個芯片在轉(zhuǎn)接板上直接實(shí)現(xiàn)互連，大大縮短了走線長度，降低了信號延遲與損耗，其相對帶寬可達(dá)傳統(tǒng)封裝的8～50倍。硅基轉(zhuǎn)接板可以制作更小線寬的互連線，布線密度大大提高，使其滿足高性能芯片的需求。硅基轉(zhuǎn)接板與芯片均采用Si做基底材料，二者間的CTE失配較小，芯片所承受的熱應(yīng)力大幅降低，可靠性得以提高。芯片和基板間較短的互連線路可以改善系統(tǒng)電性能[4～5]。因此，多個功能芯片通過TSV轉(zhuǎn)接板形成互連的封裝形式越來越受到世界各大半導(dǎo)體公司及科研院所的關(guān)注。

在TSV轉(zhuǎn)接板的封裝結(jié)構(gòu)中，多個功能芯片放置在轉(zhuǎn)接板上，通過轉(zhuǎn)接板實(shí)現(xiàn)芯片之間的互連。TSV轉(zhuǎn)接板的引入，2.5D封裝結(jié)構(gòu)與傳統(tǒng)的芯片和基板直接互連的2D封裝結(jié)構(gòu)的巨大差別，導(dǎo)致其微組裝工藝與傳統(tǒng)的微組裝工藝存在很大差別，并面臨新的技術(shù)挑戰(zhàn)。本文結(jié)合TSV轉(zhuǎn)接板的典型封裝結(jié)構(gòu)及微組裝工藝流程，綜述了轉(zhuǎn)接板微組裝的研究現(xiàn)狀及在微組裝工藝流程/工藝參數(shù)、多個芯片的精確對準(zhǔn)、轉(zhuǎn)接板翹曲、底部填充工藝、微組裝相關(guān)材料選擇等方面面臨的關(guān)鍵問題、挑戰(zhàn)和研究進(jìn)展。

2 TSV轉(zhuǎn)接板結(jié)構(gòu)與集成

2.1 TSV轉(zhuǎn)接板典型結(jié)構(gòu)

TSV轉(zhuǎn)接板的典型結(jié)構(gòu)示意圖如圖1所示，轉(zhuǎn)接板襯底材料為硅或者玻璃，在基底上可以集成一些無源組件，如電阻、電容及電感等。TSV是轉(zhuǎn)接板的核心結(jié)構(gòu)，其側(cè)壁沉積了絕緣層/擴(kuò)散阻擋層/種子層多層金屬，TSV孔由電鍍的金屬銅或鎢填滿。轉(zhuǎn)接板正面和背面的再分布層（RDL），提供TSV及襯底上已有電路或器件的電學(xué)重分布，可為TSV提供更多的連接自由度。轉(zhuǎn)接板正面的窄節(jié)距微凸點(diǎn)和背面的C4凸點(diǎn)，分別實(shí)現(xiàn)轉(zhuǎn)接板與芯片和基板的直接電學(xué)連接。其中轉(zhuǎn)接板與芯片互連的高密度微凸點(diǎn)直徑在20 μm以下，節(jié)距不到50 μm，以實(shí)現(xiàn)轉(zhuǎn)接板與芯片的高密度互連?？梢哉fRDL結(jié)合微凸點(diǎn)，提供了TSV與堆疊芯片的電學(xué)接口。

TSV技術(shù)是2.5D轉(zhuǎn)接板實(shí)現(xiàn)3D集成的核心技術(shù)，目前TSV深寬比可達(dá)到10∶1。為降低封裝尺寸和TSV制造難度，需要對轉(zhuǎn)接板晶圓襯底進(jìn)行減薄處理。目前通常將轉(zhuǎn)接板減薄到100 μm以下，遠(yuǎn)低于功能芯片的厚度。此外為實(shí)現(xiàn)與多個功能芯片的互連，轉(zhuǎn)接板尺寸需大于與之集成的多個芯片尺寸之和，常見的轉(zhuǎn)接板邊長在20 mm以上[6,7]。由此可見，超大尺寸、超薄厚度是TSV轉(zhuǎn)接板的外形結(jié)構(gòu)特點(diǎn)，而轉(zhuǎn)接板上的高密度微凸點(diǎn)尺寸、節(jié)距也在隨著工藝的進(jìn)步而不斷縮小，并為其微組裝工藝帶來了巨大挑戰(zhàn)。

圖1 轉(zhuǎn)接板典型結(jié)構(gòu)示意圖

2.2 TSV轉(zhuǎn)接板集成

在轉(zhuǎn)接板封裝結(jié)構(gòu)中，多個功能芯片并排放置或堆疊放置在轉(zhuǎn)接板上，通過微凸點(diǎn)與轉(zhuǎn)接板上的互連層連接，再通過TSV連接到封裝基板上，完成單個器件的功能，可廣泛應(yīng)用于處理器-存儲器系統(tǒng)、圖像傳感器、RF系統(tǒng)和傳感器等[8]。如圖2所示，在AMD的一款GPU芯片封裝結(jié)構(gòu)中，通過轉(zhuǎn)接板將一個GPU芯片與兩個RAM芯片集成在一起，大大提高了帶寬及運(yùn)算速度。該芯片應(yīng)用于索尼公司2013年生產(chǎn)的PS4中，實(shí)現(xiàn)了更出色的游戲畫面及更豐富的功能。

圖2 基于轉(zhuǎn)接板技術(shù)完成的GPU芯片封裝

美國的Xilinx公司推出的2.5D封裝FPGA產(chǎn)品中，多個FPGA芯片通過轉(zhuǎn)接板形成互連，轉(zhuǎn)接板再通過C4焊點(diǎn)與基板相連，如圖3所示[9]。在該器件的封裝結(jié)構(gòu)中，4個FPGA芯片尺寸均為7 mm×12 mm，放置在25 mm×31 mm×0.1 mm的轉(zhuǎn)接板上，再通過C4焊點(diǎn)與35 mm×35 mm的有機(jī)基板相連。如圖3（b）所示，該封裝結(jié)構(gòu)共包括材料及尺寸不同的3層焊點(diǎn)：芯片與轉(zhuǎn)接板之間為節(jié)距45 μm的銅柱微凸點(diǎn)，轉(zhuǎn)接板與基板之間為節(jié)距180 μm的C4焊點(diǎn)，而基板通過節(jié)距為1 mm的BGA焊點(diǎn)與PCB板相連。由此可見，在基于TSV轉(zhuǎn)接板的2.5D封裝結(jié)構(gòu)中，由于大尺寸、超薄厚度轉(zhuǎn)接板的引入，需研發(fā)全新的微組裝流程。同時芯片尺寸的增大、低k介質(zhì)材料的使用、超細(xì)節(jié)距與超高數(shù)量微凸點(diǎn)的存在，使TSV轉(zhuǎn)接板的微組裝工藝和芯片與基板直接微組裝的工藝相比存在很大差別，給轉(zhuǎn)接板的微組裝工藝帶來了巨大挑戰(zhàn)。

圖3 Xilinx研發(fā)的2.5D FPGA芯片封裝結(jié)構(gòu)

3 TSV轉(zhuǎn)接板微組裝要求與工藝流程

3.1 TSV轉(zhuǎn)接板微組裝要求

TSV轉(zhuǎn)接板的封裝結(jié)構(gòu)中包括多個功能芯片、轉(zhuǎn)接板、基板、尺寸/節(jié)距不同的多層級焊點(diǎn)、底部填充膠等關(guān)鍵部件，通過芯片對位、凸點(diǎn)鍵合、清洗、底部填充等工藝完成其微組裝。多個堆疊芯片與大尺寸轉(zhuǎn)接板的精細(xì)線路互連，對芯片的對準(zhǔn)精度要求嚴(yán)格，以實(shí)現(xiàn)不同芯片及芯片模塊間的電信號溝通。轉(zhuǎn)接板封裝結(jié)構(gòu)中存在尺寸、材料及制備工藝不同的多層級焊點(diǎn)，在微組裝過程中需經(jīng)過多次回流，開發(fā)不同的回流工藝。尤其對于芯片與轉(zhuǎn)接板之間的微凸點(diǎn)，其微觀形貌對回流/鍵合工藝極其敏感，并可極大影響微組裝后的焊點(diǎn)可靠性。因此微組裝過程中對恰當(dāng)?shù)幕亓鞴に囇邪l(fā)提出了更高要求。此外底部填充膠中空洞的存在可加速熱循環(huán)過程中焊點(diǎn)疲勞裂紋的擴(kuò)展，降低焊點(diǎn)的熱機(jī)械性能。因此無空洞的底部填充對于微組裝工藝至關(guān)重要。TSV轉(zhuǎn)接板封裝結(jié)構(gòu)中存在多個芯片的互連，封裝密度大，高性能芯片的功耗大。為確保產(chǎn)品的高可靠性，轉(zhuǎn)接板微組裝必須構(gòu)建有效的熱量耗散路徑，實(shí)現(xiàn)良好的芯片散熱性能。

3.2 TSV轉(zhuǎn)接板微組裝工藝流程

Ganesh. H等通過研究發(fā)現(xiàn)，TSV轉(zhuǎn)接板微組裝流程的選擇，很大程度上取決于包括底填充材料、焊劑、基板等封裝材料的選擇，以及芯片尺寸、轉(zhuǎn)接板設(shè)計和轉(zhuǎn)接板制作工藝等[9,10]。 常見的轉(zhuǎn)接板微組裝流程可總結(jié)為“自上而下”和“自底向上”兩種。自上而下的微組裝，即先將芯片與轉(zhuǎn)接板互連，再將其與基板完成互連。在這種微組裝方式中，轉(zhuǎn)接板背面的C4凸點(diǎn)缺乏保護(hù)而非常容易損傷。而在自底向上的微組裝流程中，首先將轉(zhuǎn)接板與基板完成互連，然后再完成與芯片的微組裝。這種微組裝方式因轉(zhuǎn)接板與基板的熱膨脹系數(shù)差異，易造成轉(zhuǎn)接板翹曲變形。中科院微電子所采用新的微組裝工藝流程完成了轉(zhuǎn)接板與測試芯片的微組裝，即先將轉(zhuǎn)接板倒置，用專用夾具卡好轉(zhuǎn)接板后與芯片完成互連；再將互連好的芯片/轉(zhuǎn)接板翻轉(zhuǎn)并與基板完成互連[11]。與普通的自底向上的微組裝流程相比，該方法可有效保護(hù)轉(zhuǎn)接板背面的C4凸點(diǎn)，如圖4所示。

4 TSV轉(zhuǎn)接板微組裝技術(shù)挑戰(zhàn)

4.1 大尺寸芯片/轉(zhuǎn)接板翹曲控制

在轉(zhuǎn)接板封裝結(jié)構(gòu)中，轉(zhuǎn)接板與多個并排放置的芯片形成互連，由此可知需要轉(zhuǎn)接板尺寸遠(yuǎn)大于傳統(tǒng)的硅芯片尺寸，一般邊長可達(dá)20 mm以上。同時，轉(zhuǎn)接板在厚度上非常薄，只有不足100 μm[9]。如此超大尺寸、超薄厚度的硅基轉(zhuǎn)接板極易發(fā)生翹曲。研究表明，轉(zhuǎn)接板的結(jié)構(gòu)設(shè)計與制作工藝對其翹曲有很大影響。TSV轉(zhuǎn)接板制作過程中，由于TSV銅柱的熱膨脹系數(shù)與硅存在差異，導(dǎo)致轉(zhuǎn)接板晶圓在退火過程中發(fā)生翹曲，轉(zhuǎn)接板背面研磨等工藝，加劇其翹曲變形；F.X. Che等詳細(xì)研究了TSV電鍍后面銅（Cu overburden）的厚度、TSV結(jié)構(gòu)、退火時間、CMP工藝等對TSV晶圓翹曲的影響，發(fā)現(xiàn)TSV晶圓隨面銅厚度的增加、退火時間的延長、退火溫度的降低而增加[12]。此外，轉(zhuǎn)接板表面的多層布線也對其翹曲變形有一定影響。由此可見，轉(zhuǎn)接板在微組裝之前，已經(jīng)有了一定的翹曲變形。

圖4 新型的微組裝工藝流程

微組裝過程中多個因素可導(dǎo)致轉(zhuǎn)接板翹曲加劇。首先是微組裝流程的影響。當(dāng)進(jìn)行自底向上的組裝流程時，先將轉(zhuǎn)接板與有機(jī)基板進(jìn)行互連。而硅基轉(zhuǎn)接板與有機(jī)基板熱膨脹系數(shù)差別巨大，導(dǎo)致轉(zhuǎn)接板在加熱過程中膨脹加劇。其次是微凸點(diǎn)鍵合溫度的影響。芯片與轉(zhuǎn)接板之間的焊點(diǎn)通常為電鍍有少量純錫或錫基二元焊料的銅柱凸點(diǎn)，該凸點(diǎn)回流或熱壓鍵合溫度一般高于250℃。如此高的鍵合溫度易造成轉(zhuǎn)接板和大尺寸芯片發(fā)生翹曲，加劇加熱過程中轉(zhuǎn)接板的翹曲程度[13]。K.Murayama等研究表明，邊長為26 mm的轉(zhuǎn)接板在回流過程中產(chǎn)生的翹曲可達(dá)429 μm[14]。在轉(zhuǎn)接板與芯片間的微凸點(diǎn)結(jié)構(gòu)中，銅柱凸點(diǎn)頂部只有極薄的一層焊料，通常只有幾微米厚，以防止在回流過程中造成超密度微凸點(diǎn)的短路。轉(zhuǎn)接板在垂直方向上的翹曲變形導(dǎo)致該層微凸點(diǎn)不在一個平面上。當(dāng)翹曲達(dá)到一定程度，轉(zhuǎn)接板/芯片邊緣的部分焊點(diǎn)在回流過程中可發(fā)生虛焊失效。如圖5所示，轉(zhuǎn)接板邊緣部位多個焊點(diǎn)出現(xiàn)了虛焊現(xiàn)象，嚴(yán)重影響鍵合質(zhì)量及互連可靠性。如何改進(jìn)微凸點(diǎn)材料、結(jié)構(gòu)，優(yōu)化回流工藝，減小轉(zhuǎn)接板翹曲，避免焊點(diǎn)高度差造成的焊接失效是轉(zhuǎn)接板微組裝過程中急需解決的問題。

圖5 微凸點(diǎn)的焊接失效

4.2 細(xì)節(jié)距微凸點(diǎn)互連

在高密度三維集成中，微凸點(diǎn)是一項(xiàng)關(guān)鍵技術(shù)，為堆疊芯片與轉(zhuǎn)接板的集成提供電氣互連[15]。隨著封裝技術(shù)的發(fā)展和帶寬的不斷提高，在芯片上需要引出越來越多的引入/引出端。I/O數(shù)目的增加，促進(jìn)了凸點(diǎn)技術(shù)向著超高密度方向不斷發(fā)展。當(dāng)IC技術(shù)發(fā)展到32 nm，出現(xiàn)了60 μm節(jié)距的小尺寸、細(xì)節(jié)距的微凸點(diǎn)。當(dāng)芯片達(dá)到22 nm節(jié)點(diǎn)，凸點(diǎn)降至50 μm節(jié)距以下。在Xilinx的FPGA封裝結(jié)構(gòu)中，轉(zhuǎn)接板與芯片之間分布有幾千個節(jié)距為45 μm的微凸點(diǎn)。而目前在國際頂尖的半導(dǎo)體企業(yè)/研究所，可制作出直徑10 μm、節(jié)距20 μm以下的微凸點(diǎn)，單顆芯片上的凸點(diǎn)數(shù)量有上萬個甚至達(dá)到106個[16～18]。

微凸點(diǎn)的結(jié)構(gòu)和制備工藝與傳統(tǒng)的C4焊點(diǎn)相比存在很大差別。為實(shí)現(xiàn)高密度互連，這些小尺寸、窄節(jié)距的微凸點(diǎn)通常由電鍍的銅柱和頂部焊料帽組成，凸點(diǎn)高度只有不足10 μm，而焊料帽所占比例較小，其高度通常僅2～4 μm。凸點(diǎn)結(jié)構(gòu)中少量的焊料在回流中所造成的坍塌影響小，并可以防止焊料過量導(dǎo)致的橋接短路。因此它能在保證凸點(diǎn)高度的同時減小節(jié)距，從而增加凸點(diǎn)密度以提高I/O互連密度。但是如上文所述，如此少量的焊料對TSV轉(zhuǎn)接板的翹曲控制要求嚴(yán)格，否則極易在微組裝過程中發(fā)生虛焊現(xiàn)象。此外，焊料蓋帽在回流過程中與銅柱發(fā)生反應(yīng)，大部分甚至全部耗盡生成了CuSn金屬間化合物[19]。CuSn金屬間化合物的楊氏模量和硬度遠(yuǎn)高于錫基焊料，為典型的脆性材料。由于CuSn化合物與銅的熱膨脹系數(shù)存在很大差別，在熱循環(huán)過程中極易在兩者界面產(chǎn)生較大應(yīng)力和微小裂紋。一旦微小裂紋產(chǎn)生后，由于化合物脆性的材料本質(zhì)可導(dǎo)致裂紋在界面迅速擴(kuò)展，最終導(dǎo)致整個凸點(diǎn)的開裂失效[20,21]。如何調(diào)節(jié)凸點(diǎn)回流工藝以控制化合物的快速生長，防止微凸點(diǎn)的開裂失效，是TSV轉(zhuǎn)接板微組裝工藝面臨的又一技術(shù)挑戰(zhàn)。

4.3 底填工藝技術(shù)

底部填充膠用來填充由焊點(diǎn)連接的芯片與轉(zhuǎn)接板、轉(zhuǎn)接板與基板之間的空隙，來緩解芯片、焊點(diǎn)、轉(zhuǎn)接板、基板之間的熱膨脹系數(shù)不匹配造成的熱應(yīng)力，降低焊點(diǎn)因熱應(yīng)力導(dǎo)致斷裂失效的風(fēng)險，其工藝的成敗在很大程度上影響到封裝的整體可靠性[22]。在底填過程中，填充膠分布在芯片邊緣，然后在毛細(xì)管作用力下流過焊點(diǎn)間的空隙。2.5D封裝結(jié)構(gòu)中大尺寸芯片和轉(zhuǎn)接板的使用，大大增加了底填膠的流動面積和底填充工藝時間。超高數(shù)量、超細(xì)節(jié)距的微凸點(diǎn)，使填充膠流動速度減慢。此外，凸點(diǎn)圖案的不均勻分布，以及微凸點(diǎn)高度降低導(dǎo)致芯片與轉(zhuǎn)接板間的間隙減小，嚴(yán)重影響了底部填充膠的流動性，使填充膠流動前端形狀不規(guī)則。以上幾種因素造成的底填工藝時間延長、底填膠流動速度減慢及流動前端形狀不規(guī)則，導(dǎo)致底填膠在滲透流動過程中極易在微凸點(diǎn)周圍形成空洞[23]，嚴(yán)重影響倒裝芯片封裝的可靠性。

此外，由于轉(zhuǎn)接板與芯片間微凸點(diǎn)過小的節(jié)距和高度，導(dǎo)致凸點(diǎn)在回流過程中使用的助焊劑很難由清洗劑進(jìn)入到芯片與轉(zhuǎn)接板的間隙內(nèi)進(jìn)行徹底清洗，從而造成焊點(diǎn)周圍助焊劑的橋接，如圖6所示。這些殘留的助焊劑在后續(xù)的底部填充工藝中會阻礙填充膠的流動，造成填充不良的缺陷[24]。

圖6 助焊劑在微凸點(diǎn)上的橋接現(xiàn)象

底部填充工藝是3D封裝中的一個關(guān)鍵問題，嚴(yán)重影響到封裝質(zhì)量及后期的可靠性。由此，研究人員致力于研發(fā)針對高密度3D封裝的新型填充膠和底部填充工藝，其中無流動底部填充膠是最近發(fā)展起來的一種底填膠材料，這種填充膠最初應(yīng)用于倒裝焊結(jié)構(gòu)中，在3D封裝中被認(rèn)為是下一代底填膠，以取代標(biāo)準(zhǔn)的毛細(xì)作用填充膠[25]。無流動底填膠在晶圓凸點(diǎn)制作完成后，通過旋涂的方式置于晶圓上，部分固化后芯片與轉(zhuǎn)接板間的微凸點(diǎn)通過回流或熱壓的方法完成鍵合。在凸點(diǎn)鍵合前底填膠必須軟化，并擁有良好的流動性以填充微凸點(diǎn)之間的間隙；而在凸點(diǎn)鍵合后，底填膠中的有機(jī)物發(fā)生交聯(lián)反應(yīng)，底填膠固化來為凸點(diǎn)提供機(jī)械支撐。這種底填工藝的難點(diǎn)是交聯(lián)反應(yīng)不能發(fā)生得太快，以免在微凸點(diǎn)鍵合過程中產(chǎn)生空洞。此外，填充膠中的顆粒物在底填工藝中的聚集、陷入也是容易造成填充不良的一個原因[26]。使用無流動底填膠可能出現(xiàn)的缺陷如圖7所示[27]。因此，如何根據(jù)微凸點(diǎn)的結(jié)構(gòu)和圖案設(shè)計開發(fā)合適的填充膠，設(shè)定恰當(dāng)?shù)牡滋?、固化時間和溫度是TSV轉(zhuǎn)接板底部填充工藝的關(guān)鍵技術(shù)挑戰(zhàn)。

4.4 芯片與轉(zhuǎn)接板的精確對準(zhǔn)

在2.5D/3D封裝結(jié)構(gòu)中，堆疊的芯片間及芯片與轉(zhuǎn)接板間的對準(zhǔn)精度至關(guān)重要，直接影響了芯片信號的傳輸性能。精確地對準(zhǔn)可有效減小傳輸信號損失及通道串?dāng)_[28]。但與此同時，在2.5D/3D封裝結(jié)構(gòu)中由于硅基芯片與有機(jī)基板熱膨脹系數(shù)不同，在微組裝過程中易出現(xiàn)因芯片與基板的變形量不同而造成水平方向上的偏移。在傳統(tǒng)的二維封裝結(jié)構(gòu)中，因芯片、基板尺寸不大，錯位問題并不突出；隨著2.5D/3D封裝技術(shù)的發(fā)展和芯片、轉(zhuǎn)接板與基板尺寸的增大，水平偏移量也明顯增大。此外，芯片與轉(zhuǎn)接板間的超細(xì)凸點(diǎn)節(jié)距和超大凸點(diǎn)數(shù)也給對準(zhǔn)技術(shù)帶來嚴(yán)峻挑戰(zhàn)，當(dāng)凸點(diǎn)節(jié)距和凸點(diǎn)數(shù)目超過一定極限時，極有可能出現(xiàn)凸點(diǎn)無法識別的情況。由此可見，在2.5D封裝結(jié)構(gòu)中，芯片、轉(zhuǎn)接板、基板尺寸的增大，凸點(diǎn)尺寸的減小及密度的大幅提高，使芯片與轉(zhuǎn)接板間的精確對準(zhǔn)成為微組裝工藝的一個技術(shù)挑戰(zhàn)。

圖7 無流動底填膠工藝可能出現(xiàn)的缺陷

5 TSV轉(zhuǎn)接板微組裝研究進(jìn)展

2011年，美國Xilinx公司與臺積電合作，利用TSV硅基轉(zhuǎn)接板技術(shù)推出了2.5D封裝的FPGA產(chǎn)品Virtex-7 2000T。這是國際上首次利用轉(zhuǎn)接板技術(shù)實(shí)現(xiàn)了功能芯片的3D封裝并成功應(yīng)用于電子產(chǎn)品。該封裝結(jié)構(gòu)中轉(zhuǎn)接板上排列了4個28 nm工藝的FPGA芯片，采用了“自上向下”的微組裝流程。首先將切成單顆的FPGA芯片與轉(zhuǎn)接板互連，轉(zhuǎn)接板與芯片之間用底填料來進(jìn)行微凸點(diǎn)保護(hù)。再將互連后的轉(zhuǎn)接板通過標(biāo)準(zhǔn)的C4工藝互連到封裝基板上。芯片背面放置散熱片進(jìn)行散熱并改進(jìn)封裝體的平整度[9]。該公司詳細(xì)研究了回流工藝、底填充材料對轉(zhuǎn)接板翹曲的影響。隨后，世界各大頂尖的半導(dǎo)體公司和研究所開發(fā)出了不同TSV轉(zhuǎn)接板的3D封裝結(jié)構(gòu)并完成微組裝工藝。2013年，臺灣工業(yè)技術(shù)研究院成功完成了轉(zhuǎn)接板與芯片的雙面互連[29]。該封裝結(jié)構(gòu)如圖8所示，其中轉(zhuǎn)接板邊長18 mm，厚100 μm，TSV直徑10 μm。正面有3層再布線層，背面有2層再布線層。在轉(zhuǎn)接板的中間部分，正面安裝有2個功能芯片，背面安裝有1個芯片。轉(zhuǎn)接板四周設(shè)計有測試結(jié)構(gòu)，用于TSV性能及封裝共面性測試。轉(zhuǎn)接板微組裝過程中，首先安裝轉(zhuǎn)接板背面的芯片，完成芯片的回流和底填充工藝。然后將轉(zhuǎn)接板安裝在有機(jī)基板上并進(jìn)行回流、底填充和固化。再安裝轉(zhuǎn)接板正面的2個芯片，并完成回流、底填充和固化。最后在有機(jī)基板背面植球并進(jìn)行回流，完成轉(zhuǎn)接板的微組裝。X-ray結(jié)果顯示轉(zhuǎn)接板上的3個芯片安裝均精確對準(zhǔn)，封裝結(jié)構(gòu)的剖面SEM圖像和電測結(jié)果顯示微組裝效果良好。

圖8 TSV轉(zhuǎn)接板與芯片的雙面封裝結(jié)構(gòu)

2014年，臺灣矽品精密工業(yè)同樣采用“自上而下”的微組裝方式完成了轉(zhuǎn)接板和2個功能芯片的微組裝，但其具體的微組裝工藝與Xilinx有所不同。為防止轉(zhuǎn)接板在回流過程中發(fā)生翹曲，該公司首先將轉(zhuǎn)接板芯片臨時鍵合到一承載片上，然后將兩個功能芯片放置在轉(zhuǎn)接板上，完成銅柱凸點(diǎn)的回流、底填充和固化。接著進(jìn)行轉(zhuǎn)接板與臨時承載片的分離，通過標(biāo)準(zhǔn)的C4焊點(diǎn)回流工藝與有機(jī)基板互連，并完成底填充[30]。微組裝后對該封裝結(jié)構(gòu)在25～260 ℃范圍內(nèi)進(jìn)行熱加載，其翹曲變形穩(wěn)定在50 μm左右，良好的翹曲控制確保了封裝結(jié)構(gòu)的可靠性。隨后在改進(jìn)C4凸點(diǎn)結(jié)構(gòu)和設(shè)計后，所有微組裝樣品均通過了JEDEC標(biāo)準(zhǔn)可靠性測試，包括吸濕測試、高溫存儲、加速壽命試驗(yàn)和熱循環(huán)測試，表明轉(zhuǎn)接板的微組裝工藝非常成功。

臺灣積體電路制造公司于2013年成功完成了邏輯芯片與轉(zhuǎn)接板晶圓的微組裝，代表了先進(jìn)的轉(zhuǎn)接板微組裝水平[31]。首先將減薄、切割后的芯片放置在轉(zhuǎn)接板晶圓上，通過微凸點(diǎn)鍵合完成兩者的互連。隨后將載有芯片的轉(zhuǎn)接板晶圓減薄到100 μm，露出背面TSV并完成C4凸點(diǎn)工藝。然后將轉(zhuǎn)接板晶圓切割成尺寸為26 mm×24 mm的轉(zhuǎn)接板基片，每個轉(zhuǎn)接板上載有兩個40 nm芯片和一個28 nm芯片。最后將轉(zhuǎn)接板微安裝到40 mm×40 mm的有機(jī)基板上，完成整個封裝結(jié)構(gòu)的微組裝。在微凸點(diǎn)中設(shè)計了菊花鏈測試結(jié)構(gòu)和開爾文測試結(jié)構(gòu)，結(jié)合有限元分析方法及DOE實(shí)驗(yàn)設(shè)計對微組裝的可靠性進(jìn)行了器件級和板級的一系列測試，并指導(dǎo)微組裝工藝的改進(jìn)。在有些工藝流程中發(fā)現(xiàn)了翹曲變形、銅凸點(diǎn)與鋁墊剝離等失效模式。

在國內(nèi)，華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心針對一款高性能CPU芯片進(jìn)行了TSV轉(zhuǎn)接板的設(shè)計與制作，并完成了芯片與轉(zhuǎn)接板的微組裝。該封裝結(jié)構(gòu)中芯片尺寸為18 mm×16 mm×0.75 mm，TSV轉(zhuǎn)接板尺寸為22 mm×20 mm×0.12 mm，12層BT基板尺寸為47.5 mm×47.5 mm×1.19 mm。TSV孔直徑20 μm，深寬比為6∶1。該微組裝工藝中首先將轉(zhuǎn)接板與有機(jī)基板互連，完成凸點(diǎn)的熱壓鍵合；再將微組裝后的轉(zhuǎn)接板/基板結(jié)構(gòu)與芯片完成互連，最后進(jìn)行助焊劑的清洗、兩層焊點(diǎn)的底部填充和固化。轉(zhuǎn)接板微組裝后的結(jié)構(gòu)及X-ray檢測結(jié)果如圖9所示。研發(fā)人員針對該封裝結(jié)構(gòu)進(jìn)行了飛針測試和電測試。飛針測試在轉(zhuǎn)接板與基板微組裝后進(jìn)行，測試結(jié)果顯示所有鏈路均連通，表明轉(zhuǎn)接板上的信號通道電學(xué)連通，轉(zhuǎn)接板和基板的互連結(jié)果良好。轉(zhuǎn)接板測試區(qū)包含多個電測試結(jié)構(gòu)，包括直流和高頻測試結(jié)構(gòu)、RDL層/TSV的共面波導(dǎo)傳輸線結(jié)構(gòu)與微帶線結(jié)構(gòu)、TSV的菊花鏈和開爾文測試結(jié)構(gòu)。圖10給出了含TSV的GS測試結(jié)構(gòu)S11和S21測試結(jié)果。電測試結(jié)果驗(yàn)證了TSV和RDL的制作工藝可靠性，展示出了TSV高速傳輸?shù)哪芰ΓⅡ?yàn)證了微組裝工藝的可靠性[32]。

圖9 CPU芯片與轉(zhuǎn)接板微組裝后的結(jié)構(gòu)及X-ray檢測結(jié)果

圖10 轉(zhuǎn)接板微組裝結(jié)構(gòu)的部分電測結(jié)果

6 結(jié)束語

本文說明了TSV轉(zhuǎn)接板結(jié)構(gòu)與應(yīng)用，闡明了TSV轉(zhuǎn)接板微組裝流程與要求，詳細(xì)論述了高深寬比轉(zhuǎn)接板的微組裝工藝面臨的一系列技術(shù)挑戰(zhàn)，最后介紹了轉(zhuǎn)接板微組裝技術(shù)目前的進(jìn)展情況。主要結(jié)論總結(jié)如下：

（1）TSV轉(zhuǎn)接板與多個功能芯片在垂直方向上的互連，使電子元器件的封裝從二維尺寸拓展到三維，極大提高了封裝密度，減少了布線長度、減小了信號延遲并降低了功耗。目前主要應(yīng)用于FPGA、GPU等芯片的高端封裝領(lǐng)域。（2）TSV轉(zhuǎn)接板的微組裝流程選擇，很大程度上取決于包括底填充材料、焊劑、基板等封裝材料，以及芯片尺寸、轉(zhuǎn)接板設(shè)計和轉(zhuǎn)接板制作工藝等。常見的轉(zhuǎn)接板微組裝流程可總結(jié)為“自上而下”和“自底向上”兩種。（3）微組裝的主要技術(shù)挑戰(zhàn)來自于多個芯片的堆疊利用，高密度微凸點(diǎn)與大尺寸薄轉(zhuǎn)接板鍵合工藝以及新型凸點(diǎn)材料、底填膠、低k介質(zhì)等多種新型封裝材料的使用，大尺寸芯片/轉(zhuǎn)接板翹曲控制、細(xì)節(jié)距微凸點(diǎn)互連、底填工藝技術(shù)、芯片與轉(zhuǎn)接板的精確對準(zhǔn)。（4）目前轉(zhuǎn)接板技術(shù)進(jìn)展順利，產(chǎn)業(yè)界已經(jīng)能夠小批量生產(chǎn)，如何減低成本、提高良率是進(jìn)一步規(guī)?；慨a(chǎn)的關(guān)鍵。

[1] G Parès, C Karoui, A Zaid, etc. Full Integration of a 3D Demonstrator with TS V First Interposer, Ultra Thin Die Stacking and Wafer Level Packaging[C]. Proceedings of the 2013 Electronic Components and Technology Conference,2013.305-316.

[2] C Ferrandon, A Jouve, S Joblot, etc. Innovative Wafer-Level Encapsulation & Underfill Material for Silicon Interposer Application[C]. Proceedings of the 2013 Electronic Components and Technology Conference, 2013.761-767.

[3] J Kim, J Cho. TSV Modeling and Noise Coupling in 3D IC[C]. Electronics System Integration Technology Conference, 2010.208-213.

[4] Y H Zhu, S L Ma, Q H Cui, etc. Design and Fabrication of a TSV Interposer for SRAM Integration[C]. Proceeding of the 2011 International Conference on Electronic Packaging Technology and High Density Packaging,2011.825-831.

[5] R Zhang, J C C Lo, S W RLee, etc. Design and Fabrication of a Silicon Interposer With TSVs in Cavities for Three-Dimensional IC Packaging[J]. Device and Materials Reliability, 2012, 12 (2)∶ 189-193.

[6] Z Li, H Shi, J Xie, etc. Development of an Optimized Power Delivery System for 3D IC Integrationwith TSV Silicon Interposer[C]. Proceedings of the 2012 Electronic Components and Technology Conference, 2012.678-682.

[7] J U Knickerbocker, P S Andry, E Colgan, etc. 2.5D and 3D Tech nology Challenges an d Test Vehicle Demonstrations[C]. Proceedings of the 2012 Electronic Components and Technology Conference, 2012.1068-1076.

[8] K Zoschke, J Wolf, C Lopper, etc. TSV based Silicon Interposer Technology for Wafer Level Fabrication of 3D SiP Modules[C]. Proceedings of the 2011 Electronic Components and Technology Conference, 2011.836-843.

[9] R Chaware, K Nagarajan, S Ramalingam. Assembly and Reliability Challenges in 3D Integration of 28 nm FPGA Die on a Large High Density 65 nm Passive Interposer[C].Proceedings of the 2012 Electronic Components and Technology Conference, 2012. 279-283.

[10] G Hariharan, R Chaware, L Yip. Assembly Process Qualification and Reliability Evaluations for Heterogeneous 2.5D FPGA with HiCTECeramic[C]. Proceedings of the 2013 Electronic Components and Technology Conference,2013. 904-908.

[11] Y Lu, W Yin, B Zhang, etc. A New 2.5D TSV Package Assembly Approach[C]. Proceedings of the 2013 Electronic Components and Technology Conference, 2013.1965-1969.

[12] F X Che, H Y Li, X W Zhang, etc. Wafer Level Warpage Modeling Methodology and Characterization of TSV Wafers[C]. Proceedings of the 2011 Electronic Components and Technology Conference, 2011.1196-1203.

[13] Y W Huang, Y M Lin, C J Zhan. Assembly of 3D Chip Stack with 30μm-Pitch Micro Interconnects Using Novel Arrayed-Particles Anisotropic Conductive Film[C].Proceedings of the 2013 Electronic Components and Technology Conference, 2013.71-76.

[14] K Murayama, M Aizawa, K Hara, etc. Warpage Control of Silicon Interposer for 2.5D Package Application[C].Proceedings of the 2013 Electronic Components and Technology Conference, 2013.879-884.

[15] Effect of Intermetallic Formation on Electromigration Reliability of TSV-Microbump Joints in 3D Interconnect[C]. ECTC,2012.

[16] K C Huang, J Y Chen, H C Tsai, etc. Electroplating of Sn-2.5Ag solders as 20 μm pitch micro-bumps[C].Microsystems Packaging Assembly and Circuits Technology Conference, 2011.1-4.

[17] J DeVos, A Jourdain, M A Erismis, etc. High Density 20μm Pitch CuSnMicrobump Process for High-End 3D Applications[C]. Proceedings of the 2011 Electronic Components and Technology Conference, 2011.27-31.

[18] C K Lee, C J Zhan, J H Lau, etc. Wafer Bumping,Assembly, and Reliability Assessment of μbumps with 5μm Pads on 10μm Pitch for 3D IC Integration[C]. Proceedings of the 2012 Electronic Components and Technology Conference, 2012.636-640.

[19] H Y Son, S K Noh, H H Jung,etc. Reliability Studies on Micro-Bumps for 3-D TSV Integration[C]. Proceedings of the 2013 Electronic Components and Technology Conference, 2013.29-34.

[20] Y W Wang, S H Chae, R Dunne, etc. Effect of Intermetallic Formation on Electromigration Reliability of TSV-Microbump Joints in 3D Interconnect[C]. Proceedings of the 2012 Electronic Components and Technology Conference, 2012.319-325.

[21] C R Kao, H Y Chuang, W M Chen,etc. Soldering Reactions under Space Confinement for 3D IC Applications[C]. Proceedings of the 2012 Electronic Components and Technology Conference, 2012.724-728.

[22] N Islam, A Syed, T K Hwang, etc. Issues in Fatigue Life Prediction Model for Underfilled Flip Chip Bump[C].Proceedings of the 2011 Electronic Components and Technology Conference, 2011.767-774.

[23] I Sousa, L Bélanger, C Dufort, etc. A Manufacturing Approach to Reducing Underfill Voiding on Large Die(＞18 mm) Flip Chip Organic Laminate Packaging[C].Proceedings of the 2011 Electronic Components and Technology Conference, 2011.1023-1029.

[24] Y Y Ong, T C Chai, D Q Yu, etc. Assembly and Reliability of Micro-bumped chips with Through-silicon Vias(TSV) Interposer[C]. Electronics Packaging Technology Conference, 2009.452-458.

[25] K J Rebibis, A LaManna, C Gerets, etc. Underfill Material Screening and Process Characterization for 3D Stacking[C].Electronic System Integration Technologies Conference,2012. 13.4.

[26] A Taluy, A Jouve, S Joblot. Wafer Level Underfill Entrapment in Solder Joint during Thermocompression∶ Simulation and Experimental Validation[C]. Proceedings of the 2013 Electronic Components and Technology Conference, 2013. 768-772.

[27] S Kim, S Kruger, B Sapp, etc. Methodology to evaluate pre-applied underfill materials with concurrent flux capability for ultra-fine pitch solder-based interconnects[C].Proceedings of the 2013 Electronic Components and Technology Conference, 2013. 683-687.

[28] H D Thacker, I Shubin, Y Luo, etc. “Dual-Purpose”Remateable Conductive Ball-in-Pit Interconnects for Chip Powering and Passive Alignment in Proximity Communication Enabled Multi-Chip Packages[C].Proceedings of the 2012 Electronic Components and Technology Conference, 2012. 36-42.

[29] P J Tzeng, J H Lau, C J Zhan, etc. Process Integration of 3D Si Interposer with Double-Sided Active Chip Attachments[C]. Proceedings of the 2013 Electronic Components and Technology Conference, 2013. 86-93.

[30] S L Peng, C Y Huang, M H Yang, etc. Integration Study of Die Strength and Various Bumping Volume and Reliability Performance on 2.5D Silicon Interposer Assembly[C]. Proceedings of the 2014 Electronic Components and Technology Conference, 2014. 1-7.

[31] L Lin, T C Yeh, J L Wu, etc. Reliability Characterization of Chip -on-Wafer-on-Substrate (CoWoS) 3D IC Integration Technology[C]. Proceedings of the 2013 Electronic Components and Technology Conference, 2013. 366-371.

[32] X L Ren, C Pang, Z Qin, etc. Design, Analysis and Test of High-Frequency Interconnections in 2.5D Package with Silicon Interposer[C]. International Conference on Electronic Packaging Technology & High Density Packaging, 2014.