田民波（清華大學(xué)，北京　100084）

印制電路板及電子封裝今后的技術(shù)發(fā)展

田民波
（清華大學(xué)，北京100084）

ITRS2012路線圖表明半導(dǎo)體芯片繼續(xù)向微細(xì)化、多端子、高速化方向發(fā)展，與此同時，電子封裝正從2維向3維轉(zhuǎn)變。無論對于封裝基板、插入板、母板還是背板來說在形式、結(jié)構(gòu)、制作方法、加工工藝、特別是材料方面都要適應(yīng)這種發(fā)展和轉(zhuǎn)變。文章介紹了印制線路板及電子封裝今后的技術(shù)發(fā)展。

ITRS 2012路線圖；組抗匹配；封裝基板；插入板；3D封裝；無孔盤PCB

1　引言

各種各樣的電子設(shè)備都毫無例外地利用作為連接、控制電路的電子回路。這些電子回路使用以半導(dǎo)體元件為首的各種各樣的電子元器件自不待言，也離不開將它們組合、搭載、連接在一起，以發(fā)揮整體功能的印制電路板。印制電路板依使用其機(jī)器的用途而異，不僅數(shù)量大，規(guī)格多，而且要求的功能和技術(shù)水平各不相同，將它們網(wǎng)羅于一篇文章中并不現(xiàn)實(shí)。為此，本文僅考慮應(yīng)用于高速、大量信息處理設(shè)備用的印制電路板（PCB）。而且所用的絕緣材料主要涉及有機(jī)樹脂絕緣體的PCB。

2　發(fā)展路線圖?——高速化、高密度化的傾向

表1列出ITRS（國際半導(dǎo)體技術(shù)規(guī)劃組織）2012發(fā)展路線圖梗概。半導(dǎo)體芯片進(jìn)一步向高速化、高集成化方向發(fā)展，芯片面積從111 mm2向140 mm2進(jìn)展，盡管增加并不大，但I(xiàn)/O端子數(shù)從5800 pin向8700 pin大幅度增加。因此，芯片表面的電極凸點(diǎn)（bump），承載芯片的封裝基板的焊盤（pad）都會向窄節(jié)距、小尺寸方向發(fā)展，而且都需要一定程度的扇出（fanout）。

而且，芯片內(nèi)的時鐘頻率從25 GHz提高至65 GHz，進(jìn)一步高速化。對此，預(yù)計母板上的時鐘周波數(shù)也會達(dá)到65 GHz。

3　安裝級數(shù)和布線密度

電子通信設(shè)備是以半導(dǎo)體芯片為首的許多元器件的集合體，并非單獨(dú)由半導(dǎo)體芯片構(gòu)成。全部電子元器件都是搭載在印制電路板上，藉由相互連接構(gòu)成統(tǒng)一的整體。這種連接如圖1所示，是由幾個階段構(gòu)成的，稱其為安裝的“級”，而每個階段的連接都與形式不同的PCB密切相關(guān)。

要構(gòu)成這些“級”，進(jìn)而成為電子設(shè)備，直接使用具有納米量級尺度的半導(dǎo)體超微細(xì)回路是不可能的，需要構(gòu)成不同的封裝階段，將半導(dǎo)體芯片內(nèi)的連接經(jīng)幾次扇出來完成。

在圖1中，PCB可分為封裝載板、母板、背板（Back Panel）等幾大類，但基本上都由有機(jī)樹脂板構(gòu)成。在這些安裝階段，發(fā)生最大影響的PCB是連接半導(dǎo)體裸芯片的封裝載板。

半導(dǎo)體元件的斷面模式圖在圖2中示出。圖中還進(jìn)一步表示封裝載板與母板的接續(xù)關(guān)系。在半導(dǎo)體元件的發(fā)展初期，一塊封裝載板搭載一個芯片，而隨著微細(xì)化及性能的提高，通過分割搭載或?qū)⒐δ懿煌脑旌洗钶d等，以實(shí)現(xiàn)功能密集、功能強(qiáng)化，并逐漸發(fā)展成所謂3D芯片搭載。

表1　從ITRS2012路線圖看半導(dǎo)體芯片和PCB的發(fā)展趨勢

圖1　IT設(shè)備的安裝階段（封裝分級）

圖2　半導(dǎo)體芯片的斷面和向封裝載板、母板的連接

如此，隨著半導(dǎo)體元件的高密度化，I/O端子數(shù)增加、節(jié)距微細(xì)化、高密度布線勢趨必然。按Rent經(jīng)驗(yàn)規(guī)則，有式（1）所表述的關(guān)系。

P=kGγ（1）

式中，P為輸入輸出端子數(shù)；G為集成的門數(shù)；k、γ為常數(shù)。

現(xiàn)在，高集成化不斷發(fā)展，上式中γ取正值。因此，伴隨著G的增加，P不斷增加。

功能元件在硅芯片的底部形成，其布線（布線規(guī)則）逐年向微細(xì)化方向發(fā)展，最近達(dá)到17nm（12 nm）的水平。但是，為了與其外部連接，半導(dǎo)體芯片內(nèi)的引線端子需要進(jìn)行扇出，在與外部連接處，采用（2～4）μm，或略大一些布線規(guī)則，經(jīng)由凸點(diǎn)，與封裝基板實(shí)現(xiàn)互連。

現(xiàn)在，即使最小的凸點(diǎn)，其直徑也在20 μm。因此，作為封裝載板的現(xiàn)實(shí)的布線規(guī)則，一般認(rèn)為可實(shí)現(xiàn)的為5 μm線寬，而（2～3）μm圖形寬度的封裝載板的開發(fā)也在進(jìn)行之中。關(guān)于5 μm的可能性是在2007年提出的，最近的集中傾向示于表2。需要指出的是，芯片凸點(diǎn)（bump）與同布線相連接的焊盤（pad）的大小，以及連接方法等是需要進(jìn)一步開發(fā)的大課題。

4　半導(dǎo)體芯片的集成度與封裝的發(fā)展動向

表2　印制線路板的布線規(guī)則（從現(xiàn)在至將來）

為了接近半導(dǎo)體芯片集成度的界限，并將不同的多個芯片收納于同一封裝內(nèi)，已提出多種方案。最近，針對平面陣列結(jié)構(gòu)中布線距離太長，外形也太大的現(xiàn)狀，提出立體結(jié)構(gòu)布置的多種方案。正從所謂2維向3維發(fā)生結(jié)構(gòu)轉(zhuǎn)換。提出的方案示于圖3，在2維、3維之間還有2.1維、2.5維封裝等。圖3（a）是在樹脂插入板（interposer）上進(jìn)一步重疊硅插入板，它屬于3維封裝，但在封裝階層上只增加了一個封裝階層。另外，圖3（b）是在樹脂插入板的單面特別設(shè)置微細(xì)布線而構(gòu)成的2維封裝形式。但是，圖4所示的半導(dǎo)體芯片的3維結(jié)構(gòu)等，預(yù)計今后會有大的變化，比較一致的看法是，該結(jié)構(gòu)內(nèi)的階層數(shù)會進(jìn)一步增加。如此看來，半導(dǎo)體元件的3維封裝結(jié)構(gòu)今后會更加復(fù)雜化，對封裝構(gòu)成也提出了多種多樣的各種方案。

圖3　正在推廣的2.1維、2.5維封裝的結(jié)構(gòu)實(shí)例

圖4　芯片3維封裝的例

5　印制電路板的電氣特性

針對以封裝載板為中心的PCB，人們對其高密度化提出更高要求。與此同時，對高速信號的處理也變得越來越重要。

為了適應(yīng)數(shù)字信號處理的高速化、大容量，要求對下式表示的特性阻抗（Z0）應(yīng)有高精度的匹配。特性阻抗由（2）式表示。

式中，ω（=2πf）為周波數(shù)；R為電阻；G為電導(dǎo)；L為電感；C為電容。

為了實(shí)現(xiàn)所要求的阻抗匹配，信號導(dǎo)體與接地線要以成對的圖形構(gòu)成，導(dǎo)體寬度、高度，信號線與接地線間的距離需要很高的精度，為此，對制作技術(shù)以及絕緣層的介電常數(shù)、介電損耗等必須嚴(yán)格管理與控制。如表1所示，由于將來“芯片到板”（Chip to Board）的時鐘周波數(shù)也要求達(dá)到65 GHz，因此，針對匹配，今后會要求更嚴(yán)格的公差。

由于對微細(xì)化、高密度化的要求越來越高，因此，對導(dǎo)體間高絕緣化的要求越來越嚴(yán)格。

6　面向高密度化、高速化的制造技術(shù)

作為多層PCB的制作方法，預(yù)計采用電鍍法的工藝今后會以電鍍通孔法和積層法（built-up）為中心展開，下面討論在這兩種制作工藝中，與高密度化、高速化相關(guān)的技術(shù)關(guān)鍵。

6.1高密度布線技術(shù)

多層PCB的導(dǎo)體圖形都采用銅金屬。在對覆銅合板銅箔的刻蝕中，要保證側(cè)蝕（Side Etching）很小是相當(dāng)難的。為減少側(cè)蝕，需要減少刻蝕量。為此，廣泛采用使用超薄銅箔的圖形電鍍法；但為了實(shí)現(xiàn)更高密度布線，推薦采用不使用銅箔的半加成法。這種方法存在的問題是，與樹脂層平滑面的結(jié)合（密著）性差，以及為了去除打底層（seed），會對導(dǎo)體底部發(fā)生側(cè)蝕等?，F(xiàn)已開發(fā)出防止側(cè)蝕發(fā)生的刻蝕液，但如后面所述，對于提高樹脂平滑面電鍍層附著性的工藝，還未達(dá)到實(shí)用化。

另外，由于普通積層式PCB中芯板的通孔會降低信號的傳送性，因此，正在大力開發(fā)無芯板的built-up PCB。

6.2適應(yīng)高速信號傳送的技術(shù)

綜上所述，為適應(yīng)高速信號的傳送，藉由特性阻抗的匹配，采用低介電常數(shù)、低介電損耗的材料，以及利用填孔實(shí)現(xiàn)疊層以使電感減少等這些有效的方法已達(dá)到實(shí)用化。但是，對于高周波信號的傳送來說，集膚效應(yīng)越來越顯著。在信號傳送中，隨著高周波化，信號越來越靠近導(dǎo)體表面?zhèn)魉?，稱此為集膚效應(yīng)。稱電流密度降低到表面1/e的厚度為集膚深度δ，δ由（3）式給出：

式中，σ為電導(dǎo)率；ω（=2πf）為角頻率；m為磁導(dǎo)率。

因此，導(dǎo)體與樹脂間結(jié)合面的平滑性極為重要。通過在與銅圖形表面相結(jié)合的樹脂表面形成微小凸凹以增強(qiáng)錨連（anchor），藉由特殊的錫系化合物的耦合（coupler），或者采用特殊的底涂料（primer）等方法都可以提高與平滑銅箔間的結(jié)合力。但是，對于適合于微細(xì)化布線的半加成法來說，要求化學(xué)鍍銅層與樹脂面間有強(qiáng)固的結(jié)合，針對這一技術(shù)已提出許多解決方案，開發(fā)也活躍地進(jìn)行中，但仍未找到適于工程應(yīng)用且適應(yīng)范圍廣的工藝技術(shù)。

另外，對于built-up PCB來說，通常采用的芯板的傳送特性因微通孔而變差，希望采用無芯板式built-up PCB。但是，構(gòu)成通常的built-up層的樹脂層的強(qiáng)度太低，直接采用難以構(gòu)成滿足性能要求的PCB。通過使芯板變薄，built-up層中也采用薄玻璃布半固化片（prepreg）進(jìn)行補(bǔ)強(qiáng)，或者在built-up層中增加加固層（stiffener）進(jìn)行補(bǔ)強(qiáng)等方法，目前已達(dá)到實(shí)用化。

6.3適應(yīng)高速信號傳送的技術(shù)

由于高密度布線，導(dǎo)體寬度、導(dǎo)體間距必然變小。其結(jié)果，導(dǎo)體電阻必然增大、絕緣電阻必然變小。而且，在微細(xì)導(dǎo)體布線中，對于因?qū)w及絕緣層的熱膨脹系數(shù)的差異導(dǎo)致熱應(yīng)力所造成的破斷，或者因電流密度增加而導(dǎo)致的顯著的電遷移，必須嚴(yán)加注意，需要盡可能增加導(dǎo)體層的厚度。當(dāng)然，提高銅箔、化學(xué)鍍銅、電鍍銅的物性也極為重要。對于微細(xì)節(jié)距來說，需要認(rèn)真對待電化學(xué)遷移問題。應(yīng)對導(dǎo)體間距的微細(xì)化，對于絕緣樹脂的高絕緣化，玻璃布、填料等與樹脂間的結(jié)合（密著）性的提高，PCB制作中基板的污染防止管理等也很重要。同時，對高密度PCB的使用條件，環(huán)境的嚴(yán)密管理等也提出更高的要求。

7高密度印制電路板的發(fā)展趨勢——無孔盤印制電路板

作為采用有機(jī)樹脂的高密度PCB的封裝載板。從現(xiàn)在的開發(fā)動向看，其布線密度的最小線寬/間距為5mm/5mm。其中半導(dǎo)體芯片與封裝載板連接相對雙方的孔盤（land）和其間的凸點(diǎn)（bump）的大小會成為問題。如圖2所示的那樣，與芯片內(nèi)布線及封裝載板上的布線相比，凸點(diǎn)尺寸是異常大的，顯然它會妨礙封裝的高密度化。為此，對導(dǎo)體線寬/間距提出2 mm/2 mm這樣更微細(xì)的要求，但從可靠性觀點(diǎn)又會產(chǎn)生問題。如果無孔盤布線成為可能，即使線寬/間距為5 mm/5 mm，也可獲得相當(dāng)?shù)母呙芏然?/p>

圖5　無孔盤PCB的模式圖

藉由無孔盤印制布線實(shí)現(xiàn)的多層PCB的模式圖示于圖5。布線z方向過孔的連接也是無孔盤的。

但是，要實(shí)現(xiàn)無孔盤化有許多問題需要克服，下面列出其中的幾個要解決問題都有相當(dāng)?shù)碾y度。

（1）與微細(xì)布線直接連接的連接部位的可靠性。

（2）微細(xì)布線與過孔間的無孔盤連接的可靠性。

（3）導(dǎo)體與絕緣材料的結(jié)合（密著）性。

（4）絕緣材料的尺寸穩(wěn)定性（xy面，翹曲，扭曲等）。

（5）絕緣材料、導(dǎo)體材料的熱特性的提高

（6）高精度制作工藝的構(gòu)筑。

（7）多層印制線路板中位置對準(zhǔn)的高精度化。

（8）制作環(huán)境的優(yōu)化。

（9）元器件搭載的高精度化。

除此之外，需要解決的問題還有很多。

通過采用以上所述的作為具有微細(xì)圖形PCB的封裝載板，與硅基板、玻璃基板不同，通過使因熱膨脹系數(shù)之差所造成的應(yīng)力降低，且加工性優(yōu)良，可期待可靠性進(jìn)一步提高。

Technologies for PCB and electronic package in the future

TIAN Min-bo

The ITRS 2012 ROAD MAP describes that IC chip will develop of IC chip to fne pitch， more I/O pinns， high speed continuously， as well as that the electronic packages are transforming from 2 maintain to 3 maintain. No matter for package substrate， inter poser， mother board， or for backplane board， the forms， structures，manufacture processes and technologies must suit the development and transformation. This paper introduces technologies for PCB and electronic package in the future.

ITRS 2012ROAD MAP； Impedance Matching； Package Substrate； Interposer； 3D Package； Landless PCB

TN41

A

1009-0096（2015）09-0046-05