陳　悅　周曉寧　季秀霞（南京航空航天大學(xué)金城學(xué)院，江蘇　南京　211156）

SIP技術(shù)的發(fā)展與應(yīng)用

陳悅周曉寧季秀霞
（南京航空航天大學(xué)金城學(xué)院，江蘇南京211156）

系統(tǒng)級(jí)芯片（SoC）發(fā)展到深次微米以下后遇到極大的技術(shù)發(fā)展瓶頸，隨后系統(tǒng)級(jí)封裝（SIP）的出現(xiàn)被學(xué)術(shù)界和工業(yè)界廣泛接受，它將封裝的內(nèi)涵由簡(jiǎn)單的器件保護(hù)盒功能擴(kuò)展到實(shí)現(xiàn)系統(tǒng)或子系統(tǒng)功能，成為半導(dǎo)體技術(shù)發(fā)展的重要方向。文章詳細(xì)介紹了系統(tǒng)級(jí)封裝技術(shù)及Cadence SIP軟件，并通過嬰兒恒溫箱的設(shè)計(jì)實(shí)例說明系統(tǒng)級(jí)封裝相對(duì)于傳統(tǒng)設(shè)計(jì)的優(yōu)勢(shì)。

系統(tǒng)級(jí)封裝；Cadence SIP軟件；嬰兒恒溫箱；系統(tǒng)級(jí)芯片

現(xiàn)今，電子設(shè)備對(duì)體積、功耗、性能、可靠性、成本等要求越來越高，在這些要求的大力驅(qū)動(dòng)下，電子產(chǎn)品正以前所未有的速度在更新?lián)Q代。這些新型電子產(chǎn)品具有多功能集成、精悍的外型、性能高、開發(fā)周期短、成本低等共同特點(diǎn)。為了實(shí)現(xiàn)這一目標(biāo)，各設(shè)計(jì)和生產(chǎn)廠家對(duì)半導(dǎo)體封裝提出了前所未有的集成整合要求，將多種功能芯片和各類電子元件的進(jìn)行高度集成，從而極大推動(dòng)了封裝技術(shù)的發(fā)展。

系統(tǒng)級(jí)封裝（SIP）將封裝的內(nèi)涵由簡(jiǎn)單的器件保護(hù)盒功能擴(kuò)展到實(shí)現(xiàn)系統(tǒng)或子系統(tǒng)功能。SIP產(chǎn)品的開發(fā)時(shí)間大幅度縮短，并且通過高度整合可減少印刷電路板的尺寸及層數(shù)，降低整體材料成本，更可加快工程進(jìn)度，特別是SIP設(shè)計(jì)具有良好的抑制電磁干擾（EMI）的效果，從而有效的解決了技術(shù)上的難題。

1　SIP技術(shù)介紹

SIP封裝技術(shù)采取多種裸芯片（晶圓）或模塊進(jìn)行排列組裝，若就排列方式進(jìn)行區(qū)分可大體分為平面式2D封裝和3D封裝的結(jié)構(gòu)。由于晶圓不含有器件的封裝因而可以有效減小水平方向的面積，采用堆疊的3D技術(shù)又可以增加使用晶圓或模塊的數(shù)量，從而在垂直方向上增加了可放置晶圓的層數(shù)，進(jìn)一步增強(qiáng)SIP技術(shù)的功能整合能力；而其內(nèi)部接合技術(shù)可以是單純的線鍵合（Wire Bonding），也可使用覆晶接合（Flip Chip），也可二者混用。除了2D與3D的封裝結(jié)構(gòu)外，另一種以多功能性基板整合組件的方式，也可納入SIP的范圍。此技術(shù)主要是將不同組件內(nèi)藏于多功能基板中，亦可視為是SIP的概念，達(dá)到功能整合的目的。不同的芯片排列方式，與不同的內(nèi)部接合技術(shù)搭配，使SIP的封裝形態(tài)產(chǎn)生多樣化的組合，并可依照客戶或產(chǎn)品的需求加以客制化或彈性生產(chǎn)。

圖1　SIP封裝示意圖

構(gòu)成SIP技術(shù)的要素是封裝載體與組裝工藝，前者包括PCB、LTCC、Silicon Submount（其本身也可以是一塊IC），后者包括傳統(tǒng)封裝工藝（Wire bond 和Flip Chip）和SMT設(shè)備。無源器件是SIP的一個(gè)重要組成部分，如傳統(tǒng)的電容、電阻、電感等，其中一些可以與載體集成為一體，另一些（如精度高、Q值高、數(shù)值高的電感、電容等）通過SMT組裝在載體上。SIP的主流封裝形式是BGA，就目前的技術(shù)狀況看，SIP本身沒有特殊的工藝或材料，但這并不是說具備傳統(tǒng)先進(jìn)封裝技術(shù)就掌握了SIP技術(shù)。由于SIP的產(chǎn)業(yè)模式不再是單一的代工，因此模塊劃分和電路設(shè)計(jì)是影響其性能的重要因素。所謂模塊劃分是指從電子設(shè)備中分離出一部分功能，既便于后續(xù)的整機(jī)集成又便于SIP封裝；對(duì)于電路設(shè)計(jì)而言，三維芯片封裝將有多個(gè)裸片堆疊，如此復(fù)雜的封裝設(shè)計(jì)將帶來很多問題，比如多芯片集成在一個(gè)封裝內(nèi)；芯片堆疊起來；復(fù)雜的走線需要多層基板，用傳統(tǒng)的工具很難布通走線；走線之間的間距，等長(zhǎng)設(shè)計(jì)，差分對(duì)設(shè)計(jì)等等問題。隨著模塊復(fù)雜度的增加和工作頻率（時(shí)鐘頻率或載波頻率）的提高，系統(tǒng)設(shè)計(jì)的難度會(huì)不斷增加，設(shè)計(jì)者除具備必要的設(shè)計(jì)經(jīng)驗(yàn)外，系統(tǒng)性能的數(shù)值仿真也是必不可少的設(shè)計(jì)環(huán)節(jié)。

從制造的角度看，SIP產(chǎn)品生產(chǎn)摒棄了IC中光刻、掩模等代價(jià)昂貴的工藝和設(shè)備，而代之以傳統(tǒng)的基板生產(chǎn)以及封裝工藝，從而大大降低了系統(tǒng)設(shè)計(jì)物理實(shí)現(xiàn)的成本，并減少了由于工藝變異所導(dǎo)致的器件性能變化的問題，有效提高了產(chǎn)品的可靠性。

與在印刷電路板上進(jìn)行系統(tǒng)集成相比，SIP能最大限度地優(yōu)化系統(tǒng)性能、避免重復(fù)封裝、縮短開發(fā)周期、降低成本、提高集成度。對(duì)比SoC，SIP具有靈活度高、集成度高、設(shè)計(jì)周期短、開發(fā)成本低、容易進(jìn)入等特點(diǎn)。因此，SIP的出現(xiàn)將打破目前集成電路的產(chǎn)業(yè)格局，改變封裝僅僅是一個(gè)后續(xù)加工廠的狀況。未來集成電路產(chǎn)業(yè)中會(huì)出現(xiàn)一批結(jié)合設(shè)計(jì)能力與封裝工藝的實(shí)體，掌握有自己品牌的產(chǎn)品和利潤(rùn)。目前全世界封裝的產(chǎn)值只占集成電路總值的10%，當(dāng)SIP技術(shù)被封裝企業(yè)掌握后，產(chǎn)業(yè)格局就要開始調(diào)整，封裝業(yè)的產(chǎn)值將會(huì)出現(xiàn)一個(gè)跳躍式的提高。

2　Cadence SIP軟件

Cadence SIP軟件是一款在業(yè)界普遍使用，知名度最高的高端設(shè)計(jì)軟件，Cadence軟件技術(shù)比較先進(jìn)，是目前主要SIP設(shè)計(jì)技術(shù)提供商，占據(jù)先進(jìn)封裝制造的主流位置，市場(chǎng)占有率在95%左右，所有模塊之間形成統(tǒng)一約束驅(qū)動(dòng)下的完整流程。

Cadence SIP軟件可支持將多個(gè)裸片三維堆疊在一起的設(shè)計(jì)，復(fù)雜走線的多層基板的布線，走線之間的間距、等長(zhǎng)設(shè)計(jì)、差分對(duì)設(shè)計(jì)等這些問題在這款設(shè)計(jì)軟件中都得到了很好的支持。

原有的集成電路與封裝設(shè)計(jì)之間的串行設(shè)計(jì)方法已經(jīng)不能滿足今天的復(fù)雜、頂尖的器件設(shè)計(jì)的成本高、性能優(yōu)以及上市時(shí)間緊等需求。電氣和物理可行性研究，芯片封裝設(shè)計(jì)折衷考慮等必須在設(shè)計(jì)階段的早期進(jìn)行。在這一個(gè)階段，考慮物理設(shè)計(jì)選擇對(duì)集成電路的電氣性能的影響是至關(guān)重要的，反過來也一樣。因此，一旦芯片設(shè)計(jì)已經(jīng)成型，那么滿足設(shè)計(jì)要求的負(fù)擔(dān)就會(huì)落在封裝設(shè)計(jì)人員肩上，而此時(shí)若發(fā)現(xiàn)封裝難以進(jìn)行設(shè)計(jì)，這時(shí)候再要求設(shè)計(jì)公司更改版圖則為時(shí)已晚。而Cadence SIP軟件允許設(shè)計(jì)者進(jìn)行同步物理和電氣設(shè)計(jì)折衷，能夠確保在盡可能短的時(shí)間內(nèi)，使集成電路滿足它的性能和成本目標(biāo)。

為體現(xiàn)Cadence SIP軟件的優(yōu)越性，針對(duì)原有項(xiàng)目進(jìn)行了的設(shè)計(jì)改進(jìn)。項(xiàng)目設(shè)計(jì)要求為嬰兒恒溫箱的自動(dòng)溫度監(jiān)控，若使用傳統(tǒng)設(shè)計(jì)方式，該項(xiàng)目設(shè)計(jì)的PCB尺寸為150 mm×170 mm。后使用Cadence SIP軟件中的各種強(qiáng)大布線功能，來完成三維設(shè)計(jì)，如圖2所示，同時(shí)進(jìn)行實(shí)時(shí)布線規(guī)則的監(jiān)控，如圖3所示。將AD芯片、FPGA芯片、接口芯片采用堆疊方式進(jìn)行設(shè)計(jì)和布線，初步的設(shè)計(jì)如圖4所示，管腳的引腳封裝定義如圖5所示。采用Cadence SIP軟件設(shè)計(jì)后，原項(xiàng)目的尺寸縮減為35 mm×35 mm，大大減少了體積，相比以前的傳統(tǒng)設(shè)計(jì)，SIP設(shè)計(jì)能夠較好的提升產(chǎn)品的小型化、輕型化。

圖2　SIP軟件的各種布線功能

圖3　軟件的實(shí)時(shí)布線監(jiān)控功能

圖4　設(shè)計(jì)過程中的布線圖

3　總結(jié)

圖5　封裝后管腳分配圖

SIP技術(shù)作為一種新型半導(dǎo)體技術(shù)，可以花費(fèi)較小的代價(jià)完成多種功能芯片的定制開發(fā)，并以較小的體積和更低的功耗，促進(jìn)芯片國(guó)產(chǎn)化的快速發(fā)展，目前國(guó)內(nèi)也有很多廠家進(jìn)行SIP技術(shù)的開發(fā)應(yīng)用，該技術(shù)應(yīng)用前景廣闊。

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陳悅，講師，現(xiàn)任教于南京航空航天大學(xué)金城學(xué)院信息工程系，主要研究方向?yàn)閿?shù)字系統(tǒng)設(shè)計(jì)、數(shù)字信號(hào)處理。

周曉寧，講師，現(xiàn)任教于南京航空航天大學(xué)金城學(xué)院信息工程系，主要研究方向?yàn)閿?shù)字信號(hào)處理、圖像處理。

季秀霞，副教授，現(xiàn)任教于南京航空航天大學(xué)金城學(xué)院信息工程系，主要研究方向?yàn)槔走_(dá)信號(hào)處理、模式識(shí)別。

The development and application of SIP technology

CHEN YueZHOU Xiao-yuJI Xiu-xia

System on chip（SoC） encounters great technology development bottleneck when it develops to deep sub micron. After that System-in-Package（SIP） is widely accepted in the academic and industrial circles. It will package the connotation by the simple device protection box function with extension to realize the function of system or subsystem. It becomes an important direction of the development of semiconductor technology. In this paper， System-in-Packaging technology and SIP Cadence software are illustrated in more details， and the advantages of System-in-Package relative to the traditional design are illustrated by the example of baby incubator.

System in Package（SIP）； Cadence SIP Software； Baby Incubator； System on Chip（Soc）

TP311

A

1009-0096（2015）09-0051-03