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A Power Optimization Strategy of Directive Cache on DSP*

2015-10-13 07:30:41SHANYueerYANGBingYUZongguangCAOHuafeng
電子器件 2015年1期
關(guān)鍵詞:流水線功耗指令

SHAN Yueer,YANG Bing,YU Zongguang*,CAO Huafeng

(1.The Internet of Things Engineering,Jiangnan University,Wuxi Jiangsu 214122,China;2.The No.58 Institute of CETC,Wuxi Jiangsu 214035,China)

A Power Optimization Strategy of Directive Cache on DSP*

SHAN Yueer1,2,YANG Bing1,2,YU Zongguang1,2*,CAO Huafeng1

(1.The Internet of Things Engineering,Jiangnan University,Wuxi Jiangsu 214122,China;2.The No.58 Institute of CETC,Wuxi Jiangsu 214035,China)

Power target has become much stricter for high-performance DSP design.An improved Cache power optimization strategy is put forward,directive Cache phased access is realized,and at the same time,the optimization of power cache and static leakage power is taken into account,which improves traditional optimization methods to raise processor performance.As a result,traditional NPOWP strategy has a significant affect on the processor performance.According to the results of different strategy simulations,it is applied to the design of a four-group connected instructions Cache,using the POWP strategy can reduce the average 75.4%of the instruction Cache power and the total processor power consumption 6.7%with the performance loss of only 0.77%.

DSP;cache power optimization;NPOWP strategy;static leakage power;power optimization strategy

隨著DSP性能越來(lái)越高,在DSP設(shè)計(jì)中如何解決動(dòng)態(tài)功耗是一個(gè)日益突出的問(wèn)題。指令Cache由于其較高的訪問(wèn)頻率,已是DSP動(dòng)態(tài)功耗主要消耗源。隨著半導(dǎo)體工藝尺寸的日益縮小,特別是當(dāng)工藝尺寸降低到65 nm以下時(shí),指令Cache中的漏流功耗已逐漸成為總功耗的主要組成部分。通過(guò)使用Wattch[1]功耗模擬器對(duì)65 nm工藝條件下主頻為2 GHz的DSP指令Cache進(jìn)行功耗模擬可發(fā)現(xiàn):指令Cache每周期消耗的漏流能量與每次被訪問(wèn)時(shí)消耗的動(dòng)態(tài)能量相當(dāng)。在超深亞微米工藝條件下,降低指令Cache的功耗需要同時(shí)考慮漏流功耗和動(dòng)態(tài)訪問(wèn)功耗。本文提出了一種Cache功耗優(yōu)化策略應(yīng)用于DSP設(shè)計(jì)中,在盡可能減少性能損失的前提下,有效地實(shí)現(xiàn)更優(yōu)的處理器能量效率。

1 指令Cache結(jié)構(gòu)

為了減少性能損失,目前對(duì)于指令Cache中的存儲(chǔ)單元使用的低漏流電路主要是采用昏睡Cache[2]中的狀態(tài)保留低漏流SRAM結(jié)構(gòu)。Cache塊中存儲(chǔ)的數(shù)據(jù)在低漏流昏睡模式下可以保持,額外的訪存延遲主要來(lái)自于低漏流模式與正常活躍模式之間的狀態(tài)轉(zhuǎn)換。目前主流的各種面向指令Cache的漏流功耗優(yōu)化策略都是在降低指令Cache的漏流功耗與減少由喚醒延遲造成的性能損失之間尋找平衡點(diǎn),以達(dá)到最佳的處理器能量效率。

2 Cache功率優(yōu)化策略

對(duì)于DSP昏睡指令Cache的體系結(jié)構(gòu)漏流功耗優(yōu)化,休眠主要采用未訪問(wèn)策略[3],該策略以Cache塊為粒度進(jìn)行低功耗控制,如果一個(gè)Cache塊被訪問(wèn)后經(jīng)過(guò)一定時(shí)間未再次訪問(wèn),則設(shè)置為低功耗模式。喚醒策略主要有喚醒順序組(Set)策略[4]、喚醒順序塊策略[5]、按需喚醒策略[6]。利用這幾種策略組合提出的PDSR(Periodically Drowsy Speculatively Recover)策略[7-8]采用了簡(jiǎn)單循環(huán)刷新休眠策略與喚醒順序塊的喚醒策略。Chung S W等通過(guò)改進(jìn)前段流水線結(jié)構(gòu)實(shí)現(xiàn)了一種改進(jìn)型的按需喚醒策略[9]。在傳統(tǒng)前端流水線中實(shí)現(xiàn)使用分支預(yù)測(cè)的組預(yù)測(cè)方法比較困難,將通過(guò)調(diào)整流水線結(jié)構(gòu),改進(jìn)傳統(tǒng)的基于分階段訪問(wèn)Cache的按需喚醒策略,提出基于分階段訪問(wèn)策略,一方面可以解決傳統(tǒng)流水線結(jié)構(gòu)中分支跳轉(zhuǎn)情況下的預(yù)喚醒失效問(wèn)題,另一方面可以在提高Cache塊關(guān)閉率的同時(shí),減少由流水線重啟和路預(yù)測(cè)失效所造成的性能損失。

2.1NPOWP策略

NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)策略的前端流水線結(jié)構(gòu)通過(guò)在取指站與地址產(chǎn)生之間增加一個(gè)額外的喚醒站,對(duì)Cache塊的喚醒操作恰好在該Cache塊被訪問(wèn)的前一拍進(jìn)行,除了正在被訪問(wèn)的Cache塊,其他Cache塊的標(biāo)識(shí)單元與數(shù)據(jù)單元均處于昏睡狀態(tài),在任何時(shí)刻,整個(gè)Cache中最多只有被訪問(wèn)的Cache塊處于活躍狀態(tài),因此NPOWP策略可以實(shí)現(xiàn)接近最高的Cache關(guān)閉率。雖然NPOWP策略可以解決傳統(tǒng)流水線結(jié)構(gòu)中分支跳轉(zhuǎn)情況下的預(yù)喚醒路預(yù)測(cè)失效問(wèn)題,而且可以實(shí)現(xiàn)接近理想的Cache關(guān)閉率,但是卻引入了新的問(wèn)題,即性能損失比較明顯。

2.2POWP策略

為了在Cache功耗降低和程序執(zhí)行時(shí)間增加之間找到一個(gè)最佳平衡點(diǎn),我們改進(jìn)了NPOWP策略,主要目的是消除路預(yù)測(cè)失效所產(chǎn)生的氣泡,提高流水線的執(zhí)行效率,既然在前段流水線中已經(jīng)增加了額外的喚醒站,我們將充分利用借鑒“分階段”方式訪問(wèn)Cache的思想,提出基于分階段訪問(wèn)Cache的按需喚醒策略POWP(Phased Cache with On-Demand Wakeup Prediction),Cache的訪問(wèn)被分為兩個(gè)階段,標(biāo)識(shí)整列和數(shù)據(jù)陣列分別在兩個(gè)相鄰的流水站被訪問(wèn)。在POWP策略的前端流水線中,對(duì)指令Cache的標(biāo)識(shí)陣列的訪問(wèn),從取指站提前到喚醒站,對(duì)數(shù)據(jù)陣列的訪問(wèn)仍然在取指站進(jìn)行。標(biāo)識(shí)陣列一直處于活躍狀態(tài),而且每次訪問(wèn),被訪問(wèn)Cache組中所有路的標(biāo)識(shí)單元同時(shí)被訪問(wèn)。在喚醒站,以“組”為粒度進(jìn)行喚醒,被訪問(wèn)組中所有路的Cache塊的數(shù)據(jù)單元就可以獲得所需的數(shù)據(jù)。在POWP策略中不再使用路預(yù)測(cè)器,因?yàn)閷?duì)指令Cache當(dāng)前被訪問(wèn)組中Cache塊數(shù)據(jù)單元的訪問(wèn)是按照真實(shí)的標(biāo)識(shí)匹配信息進(jìn)行,可以認(rèn)為實(shí)現(xiàn)了100%的路預(yù)測(cè)命中率。

2.3NPOWP與POWP對(duì)比

當(dāng)使用POWP策略時(shí),由于沒(méi)有對(duì)標(biāo)識(shí)陣列的漏流功耗進(jìn)行控制,因此總的來(lái)說(shuō),使用POWP策略時(shí)對(duì)Cache漏流功耗的優(yōu)化效果不如使用NPOWP策略時(shí)的優(yōu)化效果。不過(guò),在目前的高性能處理器中,一般會(huì)采用大尺寸的Cache塊,Cache塊中標(biāo)識(shí)單元的位數(shù)遠(yuǎn)遠(yuǎn)小于數(shù)據(jù)單元的位數(shù),因此整個(gè)標(biāo)識(shí)陣列的漏流功耗在整個(gè)Cache漏流功耗中所占的比重較小。例如,一個(gè)Cache塊的數(shù)據(jù)單元的容量為256 bit,標(biāo)識(shí)單元的位數(shù)為40 bit,標(biāo)識(shí)陣列的漏流功耗約等于16%。

POWP策略的優(yōu)勢(shì)在于使用真實(shí)的標(biāo)識(shí)比較結(jié)果作為訪問(wèn)Cache塊數(shù)據(jù)單元的路選信息,相當(dāng)于實(shí)現(xiàn)了100%的路預(yù)測(cè)命中率,因此完全消除了傳統(tǒng)的NPOWP策略中由于路預(yù)測(cè)失效所帶來(lái)的流水線氣泡。

先前的指令Cache功耗優(yōu)化策略要么是針對(duì)指令漏流,要么是針對(duì)動(dòng)態(tài)功耗,沒(méi)有很好的將兩方面結(jié)合起來(lái)。因此本文提出了一種面向改進(jìn)型前段取指流水線結(jié)構(gòu)的指令Cache功耗優(yōu)化技術(shù):首先闡述NPOWP的工作原理和工作過(guò)程,然后建立使用NPOWP的前段流水線結(jié)構(gòu);最后對(duì)模擬結(jié)果進(jìn)行分析并結(jié)合實(shí)際應(yīng)用于DSP中的測(cè)試結(jié)果,對(duì)該優(yōu)化策略做出綜合評(píng)價(jià)。

NPOWP策略的性能損失主要來(lái)源于路預(yù)測(cè)失效和分支誤預(yù)測(cè)。

(1)路預(yù)測(cè)命中時(shí),喚醒延遲可以通過(guò)流水線重疊得到隱藏,不額外消耗系統(tǒng)資源,因此不會(huì)占用流水線節(jié)拍,但是如果路預(yù)測(cè)失效的情況下,流水線執(zhí)行過(guò)程需要額外消耗兩個(gè)節(jié)拍,一個(gè)節(jié)拍是由于需要喚醒當(dāng)前被訪問(wèn)組中除去被預(yù)測(cè)Cache塊以外的剩余Cache塊,另一個(gè)節(jié)拍是由于需要訪問(wèn)這些剩余的Cache塊。因此會(huì)產(chǎn)生2個(gè)周期的延遲。

(2)假設(shè)在傳統(tǒng)的昏睡指令Cache中分支預(yù)測(cè)錯(cuò)誤的延時(shí)為2個(gè)時(shí)鐘周期,如果指令i在時(shí)刻t從取值站取出,當(dāng)它達(dá)到執(zhí)行站出現(xiàn)分支預(yù)測(cè)錯(cuò)誤,則子下一拍寫回站中重新進(jìn)行地址產(chǎn)生。在理想的情況下,需要對(duì)流水線進(jìn)行細(xì)致調(diào)整才能隱藏喚醒延時(shí),實(shí)際上在通常的NPOWP策略中,分支預(yù)測(cè)錯(cuò)誤會(huì)導(dǎo)致1個(gè)時(shí)鐘周期的額外喚醒延時(shí),因此,分支預(yù)測(cè)所造成的流水線重啟會(huì)增加3個(gè)時(shí)鐘周期的延時(shí)。

綜上所述,雖然NPOWP策略可以更大程度的提高昏睡的Cache塊數(shù)目,但是由于程序執(zhí)行時(shí)間的增加而產(chǎn)生的額外功耗會(huì)抵消NPOWP策略對(duì)Cache能耗的優(yōu)化效果,并隨之而來(lái)的較大性能損失對(duì)于高性能DSP處理器來(lái)說(shuō),是不能接受的。

3 試驗(yàn)結(jié)果

通過(guò)對(duì)SPEC CPU2000測(cè)試程序的模擬,可對(duì)提出的POWP策略在降低指令Cache綜合功耗方面的效果。由于采用的優(yōu)化策略中需要增加部分的控制邏輯和寄存器,因此會(huì)帶來(lái)額外的功耗,在模擬器中首先對(duì)這部分的硬件功耗進(jìn)行了建模,根據(jù)ITRS預(yù)測(cè)[10]在65 nm工藝下處理器靜態(tài)能量與動(dòng)態(tài)能量相當(dāng),采用的是一個(gè)應(yīng)用于DSP設(shè)計(jì)中的4路組相連Cache結(jié)構(gòu),指令Cache容量為64 kbyte、采用4路組相連,Cache塊大小為32 byte。

在模擬器上除了實(shí)現(xiàn)提出的POWP策略,還實(shí)現(xiàn)了4種傳統(tǒng)的指令Cache功耗優(yōu)化策略,包括Noaccess策略,PDSR策略,Noaccess-JITA策略和NPOWP策略,并進(jìn)行比較。

(1)圖1為使用各種指令Cache功耗優(yōu)化策略時(shí)的標(biāo)準(zhǔn)化程序執(zhí)行時(shí)間。傳統(tǒng)的NPOWP策略由于增加額額外的流水線站,流水線中的額外節(jié)拍或者重啟導(dǎo)致了程序執(zhí)行性能的顯著下降,性能損失達(dá)到3.23%。傳統(tǒng)的Noaccess、PDSR、Noaccess-JITA策略,性能損失分別為0.56%、0.41%、0.49%。使用了我們提出的PWOP策略能夠有效的改善對(duì)性能的影響,性能損失為0.77%,顯著低于NPOWP策略。

圖1 各種指令Cache功耗優(yōu)化策略時(shí)的標(biāo)準(zhǔn)化程序執(zhí)行時(shí)間

(2)圖2為使用各種功耗控制策略時(shí)的路預(yù)測(cè)命中率。對(duì)于Noaccess、PDSR與POWP策略,由于未采用路預(yù)測(cè)機(jī)制可以認(rèn)為其路預(yù)測(cè)命中率為100%。使用Noaccess-JITA策略命中率為97.7%,NPOWP策略的命中率為97.6%。

圖2 使用各種功耗控制策略時(shí)的路預(yù)測(cè)命中率

(3)圖3比較了各種指令功耗優(yōu)化策略對(duì)指令Cache關(guān)閉率的影響。更高的關(guān)閉率意味著更低的漏流功耗。在Noaccess策略中,Cache塊只有在一定的衰退時(shí)間內(nèi)未被再次訪問(wèn),才會(huì)被轉(zhuǎn)換到昏睡狀態(tài),因此關(guān)閉率較低,平均僅為84.4%。PDSR策略在Noaccess策略基礎(chǔ)上,還會(huì)額外喚醒Cache中當(dāng)前被訪問(wèn)組的后繼組中的所有Cache塊,因此關(guān)閉率更低,只有78.7%。Noaccess-JITA由于使用了路預(yù)測(cè)策略,因此相對(duì)于PDSR又提高了關(guān)閉率,恢復(fù)到與Noaccess策略相當(dāng)?shù)乃?。NPOWP以及我們提出的POWP由于均采用了按需喚醒的策略,因此可以實(shí)現(xiàn)最高的Cache關(guān)閉率,達(dá)到了99%以上。

圖3 各種指令功耗優(yōu)化策略對(duì)指令Cache關(guān)閉率的影響

圖4 各策略對(duì)指令Cache的功耗的優(yōu)化能力

(4)圖4表示了各策略對(duì)指令Cache的功耗的優(yōu)化能力。NPOWP和POWP策略與傳統(tǒng)的Noaccess、PDSR、Noaccess-JITA策略能夠更顯著地降低功耗,主要原因是傳統(tǒng)策略沒(méi)有將動(dòng)態(tài)和漏流進(jìn)行綜合考慮。使用了NPOWP策略,功耗降低到之前的24.6%,使用POWP策略,功耗降低到之前的36.9%。單從降低功耗考慮,NPWOP是最佳的,但是其付出的性能損失代價(jià)是高性能處理器無(wú)法接受的,而我們提出的PWOP能夠在功耗和性能之間實(shí)現(xiàn)更優(yōu)的平衡。

(5)圖5表示了使用標(biāo)準(zhǔn)化處理器功耗作為評(píng)價(jià)各種指令Cache功耗優(yōu)化策略最終對(duì)處理器功耗的影響。使用POWP策略,處理器功耗降低到優(yōu)化前的93.3%,性能損失僅為0.77%。使用NPOWP策略時(shí),處理器功耗降低到91.1%,但是性能損失達(dá)到3.23%。

圖5 各種指令Cache功耗優(yōu)化策略最終對(duì)處理器功耗的影響

4 結(jié)論

試驗(yàn)結(jié)果表明,對(duì)于增加了喚醒站的改進(jìn)的前端流水線結(jié)構(gòu),我們提出的POWP策略改進(jìn)了傳統(tǒng)的NPOWP策略顯著影響的處理器性能不足。實(shí)現(xiàn)了對(duì)指令Cache的分階段訪問(wèn),實(shí)際的標(biāo)識(shí)匹配結(jié)果用于對(duì)Cache塊數(shù)據(jù)單元的訪問(wèn),相當(dāng)于實(shí)現(xiàn)了100%的路預(yù)測(cè)命中率。該設(shè)計(jì)應(yīng)用于DSP設(shè)計(jì)的4路組相連昏睡指令Cache中,使用POWP策略平均可降低75.4%的指令Cache功耗,降低6.7%的處理器總功耗,性能損失僅為0.77%。與傳統(tǒng)指令Cache功耗優(yōu)化策略相比,明顯取得了更好的效果,有效地兼顧了Cache的漏流功耗和動(dòng)態(tài)功耗的優(yōu)化,進(jìn)一步改善了處理器的總功耗和能量效率。

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[10]SIA.R-International Technology Roadmap for Semiconductors[R].2003.

單悅爾(1979-),男,江蘇無(wú)錫人,博士研究生,高級(jí)工程師。2001年畢業(yè)于東南大學(xué),進(jìn)入中國(guó)電子科技集團(tuán)公司第五十八研究所工作,從事軍用高性能數(shù)字信號(hào)處理器(DSP)研發(fā)工作,曾擔(dān)任”數(shù)字信號(hào)處理器系列型譜”首席專家,多次獲得集團(tuán)科學(xué)技術(shù)進(jìn)步一等獎(jiǎng)、二等獎(jiǎng),reio_shine@126.com;

于宗光(1964-),男,山東濰坊人,中共黨員,研究員,工學(xué)博士,博士生導(dǎo)師,先后負(fù)責(zé)了30多項(xiàng)國(guó)家重點(diǎn)項(xiàng)目,全部通過(guò)部省級(jí)鑒定,取得了較好的經(jīng)濟(jì)效益,先后獲部省級(jí)科技進(jìn)步獎(jiǎng)20次,其中作為第一完成人,獲部級(jí)科技進(jìn)步一等獎(jiǎng)兩次,二等獎(jiǎng)4次。是江蘇省“333工程”領(lǐng)軍人物,國(guó)防科技“511”學(xué)術(shù)帶頭人,國(guó)務(wù)院政府特殊津貼專家,江蘇省有突出貢獻(xiàn)的中青年專家,“百千萬(wàn)”人才工程國(guó)家級(jí)人才,國(guó)家核高基重大專項(xiàng)實(shí)施專家組成員。在超大規(guī)模集成電路設(shè)計(jì)領(lǐng)域有著較高的學(xué)術(shù)造詣和豐富的實(shí)際工作經(jīng)驗(yàn),yuzg@cetc58.com。

EEACC:257010.3969/j.issn.1005-9490.2015.01.045

一種DSP指令Cache的功耗優(yōu)化策略*

單悅爾1,2,楊兵1,2,于宗光1,2*,曹華鋒1
(1.江南大學(xué)物聯(lián)網(wǎng)學(xué)院,江蘇無(wú)錫214122;2.中國(guó)電子科技集團(tuán)公司第五十八研究所,江蘇無(wú)錫214035)

高性能DSP器件對(duì)功耗指標(biāo)要求越來(lái)越高,功耗主要來(lái)源于對(duì)存儲(chǔ)空間的訪問(wèn),因此提出了一種改進(jìn)型Cache功耗優(yōu)化策略,實(shí)現(xiàn)了對(duì)指令Cache的分階段訪問(wèn),同時(shí)兼顧了Cache的動(dòng)態(tài)功耗和靜態(tài)漏流功耗的優(yōu)化,改進(jìn)了傳統(tǒng)的基于非分階段訪問(wèn)的按需喚醒策略NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)顯著影響處理器性能的缺點(diǎn)。設(shè)計(jì)應(yīng)用于DSP設(shè)計(jì)的4路組相連昏睡指令Cache中,使用基于分階段訪問(wèn)的按需喚醒策略POWP(Phased Cache with On-Demand Wakeup Prediction)策略平均可降低75.4%的指令Cache功耗,降低6.7%的處理器總功耗,性能損失僅為0.77%.

DSP;Cache功耗優(yōu)化;NPOWP策略;靜態(tài)漏流功耗;功率優(yōu)化策略

TN47;TN73

A文獻(xiàn)標(biāo)識(shí)碼:1005-9490(2015)01-0214-04

2014-02-17修改日期:2014-03-29

項(xiàng)目來(lái)源:江蘇省333工程科研項(xiàng)目(BRA2011115)

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