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高速串行數(shù)據(jù)發(fā)送接收芯片CY7B923/933的原理及應(yīng)用設(shè)計(jì)(上)

2015-12-11 05:48:40耿啟立
地質(zhì)裝備 2015年2期
關(guān)鍵詞:字節(jié)寄存器編碼器

耿啟立

(中國(guó)地質(zhì)裝備集團(tuán)有限公司,北京 100102)

1 概述

HOTLink發(fā)送接收芯片CY7B923/933是由CYPRESS半導(dǎo)體公司推出,可用于構(gòu)建點(diǎn)對(duì)點(diǎn)高速串行數(shù)據(jù)傳輸鏈路。CY7B923/933采用單一+5V電源供電(發(fā)送芯片CY7B923功耗為350mW,接收芯片CY7B933功耗為650mW),可兼容光纖、IBM ESCON、DVB-ASI及 SMPTE-259M 等多種傳輸協(xié)議,可采用光纖、同軸電纜和雙絞線等作為傳輸介質(zhì)。標(biāo)準(zhǔn)HOTLink數(shù)據(jù)傳輸速率為160~330Mb/s,高速 HOTLink數(shù)據(jù)傳輸速率為160~400Mb/s。HOTLink系統(tǒng)連接示意圖如圖1所示。

圖1 HOTLink系統(tǒng)連接示意圖

HOTLink串行數(shù)據(jù)發(fā)送過程:八位并行數(shù)據(jù)或協(xié)議信息加載到發(fā)送芯片,經(jīng)過內(nèi)部編碼器編碼、內(nèi)部移位寄存器移位轉(zhuǎn)換成串行數(shù)據(jù),串行數(shù)據(jù)以特定的位流速率、通過差分PECL輸出端口發(fā)送。

HOTLink串行數(shù)據(jù)接收過程:接收芯片通過差分輸入接口接收串行位流數(shù)據(jù),利用內(nèi)部集成PLL鎖相環(huán)同步器實(shí)現(xiàn)串行位流數(shù)據(jù)接收同步;接收到的串行位流數(shù)據(jù),通過移位寄存器實(shí)現(xiàn)反序列化、解碼、校驗(yàn),轉(zhuǎn)換為字節(jié)數(shù)據(jù),利用字節(jié)時(shí)鐘同步、通過接收芯片內(nèi)部輸出寄存器輸出。

2 發(fā)送芯片

2.1 封裝及引腳

發(fā)送芯片CY7B923有28腳SOIC、PLCC和LCC三種封裝形式,SOIC封裝如圖2所示,PLCC/LCC封裝如圖3所示,引腳功能如表1所示。

圖2 CY7B923SOIC封裝示意圖

圖3 CY7B933PLCC/LCC封裝示意圖

表1 CY7B923引腳功能說明

2.2 芯片構(gòu)成及功能

CY7B923發(fā)送芯片由時(shí)鐘發(fā)生器、輸入寄存器、編碼器、移位寄存器、PECL差分輸出對(duì)和自檢邏輯等單元構(gòu)成,內(nèi)部功能框圖如圖4所示,各單元功能詳述如下。

圖4 芯片內(nèi)部功能示意圖

2.2.1 時(shí)鐘發(fā)生器

時(shí)鐘發(fā)生器為內(nèi)嵌PLL鎖相環(huán),用來產(chǎn)生字節(jié)速率參考時(shí)鐘CKW和10倍于CKW、用來驅(qū)動(dòng)串行移位寄存器的位速率時(shí)鐘。字節(jié)速率時(shí)鐘CKW的上升沿,D0-7數(shù)據(jù)輸入到輸入寄存器。CKW時(shí)鐘頻率應(yīng)滿足HOTLink發(fā)送器/接收器的要求。時(shí)鐘發(fā)生器還用來產(chǎn)生輸入寄存器和移位寄存器之間傳輸數(shù)據(jù)所需的位速率時(shí)鐘和時(shí)序信號(hào)。

讀脈沖(RP)由PLL乘法器的反饋計(jì)數(shù)器產(chǎn)生,RP是一個(gè)有適當(dāng)相位和脈沖寬度的字節(jié)速率時(shí)鐘,用于從異步FIFO讀取和傳輸數(shù)據(jù),其脈沖寬度獨(dú)立于CKW,由PLL確定。RP脈沖確保在無外部邏輯的條件下,異步FIFO和發(fā)送輸入鎖存器之間正確的進(jìn)行數(shù)據(jù)傳輸。

2.2.2 輸入寄存器

圖5 CY7B923與FIFO接口示意圖

輸入寄存器用來保存HOTLink輸入數(shù)據(jù),其輸入時(shí)序和標(biāo)準(zhǔn)FIFO一致,輸入寄存器時(shí)鐘為CKW,裝載信 息包括 D0-7、SC/D 和 SVS,ENA 和ENN為輸入使能控制。ENA為低電平,CKW上升沿將輸入信息加載到輸入寄存器;在CKW上升沿,如ENN為低電平,在CKW的下一個(gè)上升沿,輸入信息加載到輸入寄存器;如在CKW上升沿,ENA和ENN都是低電平,發(fā)送SYNC同步字符。如圖5所示連接ENA和ENN,可以在無需外部邏輯情況下,和異步FIFO和時(shí)鐘驅(qū)動(dòng)FIFO配合使用。

在BIST模式,輸入寄存器通過邏輯控制變?yōu)闃?biāo)識(shí)發(fā)生器,由并行輸入寄存器轉(zhuǎn)換為線性反饋移位寄存器(LFSR),用來產(chǎn)生一個(gè)511字節(jié)的序列碼,該序列碼由數(shù)據(jù)和包括異常字符的特殊字符碼構(gòu)成,提供與接收器特定LFSR相匹配的預(yù)設(shè)偽隨機(jī)序列碼。

2.2.3 編碼器

編碼器依據(jù)ANSI X3.230(光纖通道)和IBM ESCON通道規(guī)范、將輸入寄存器保存的數(shù)據(jù)轉(zhuǎn)換為適于串行接口鏈路發(fā)送的編碼。根據(jù)SC/D輸入狀態(tài),輸入數(shù)據(jù)D0–7轉(zhuǎn)換成一個(gè)數(shù)據(jù)碼或特殊字符。如SC/D為高電平,輸入數(shù)據(jù)為控制代碼,依據(jù)特殊字符編碼表(參見表4)進(jìn)行編碼;如SC/D為低電平,輸入數(shù)據(jù)依據(jù)數(shù)據(jù)編碼表(參見表2)進(jìn)行編碼。如果輸入禁止超過一個(gè)字節(jié)的時(shí)間,編碼器輸出一個(gè)特殊字符K28.5(或SYNC)用來保持鏈路同步。SVS輸入強(qiáng)制發(fā)送特定異常編碼,用戶據(jù)此檢查處理錯(cuò)誤或異常。

設(shè)置MODE引腳為高電平,可以由外部編碼器或帶擾頻器的控制器旁路編碼器的8B/10B編碼功能。在旁路模式,Da-j成為移位寄存器的10位輸入,Da為首位,第一個(gè)從移位寄存器移出。

表2 有效數(shù)據(jù)字符集(SC/D=LOW)

2.2.4 移位寄存器

移位寄存器接收來自編碼器的并行數(shù)據(jù),由10倍于CKW字節(jié)時(shí)鐘的PLL鎖相環(huán)位速率時(shí)鐘,將數(shù)據(jù)移位并輸出到串行接口輸出緩沖器。

2.2.5 PECL輸出(OUTA、OUTB、OUTC)

包含相同串行數(shù)據(jù)的三對(duì)PECL差分輸出緩沖器連接到內(nèi)部移位寄存器,用來驅(qū)動(dòng)串行傳輸介質(zhì)(光纖、同軸電纜、雙絞線),期中兩對(duì)(OUTA±和OUTB±)差分輸出可由POTO管腳控制,通過系統(tǒng)控制器可強(qiáng)制其輸出“0邏輯”(即使光纖發(fā)送器不輸出光信號(hào))。第三個(gè)PECL差分輸出緩沖器(OUTC±)不受POTO控制,適合用來輸出連續(xù)的串行位流數(shù)據(jù),用于子系統(tǒng)的環(huán)路測(cè)試。

為降低功耗,設(shè)計(jì)時(shí),建議將未使用的PECL差分輸出對(duì)連接到VCC。

2.2.6 測(cè)試邏輯

測(cè)試邏輯包括BIST發(fā)生器初始化和控制、測(cè)試模式時(shí)鐘分配多路開關(guān)、數(shù)據(jù)編碼控制邏輯等。

[1]CYPRESS.CY7B923/CY7B933HOTLink? Transmitter/Receiver[Z],2014.

[2]CYPRESS.HOTLink?Design Considerations[Z],2014.

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