呂浩西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院

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基于DSP的某導(dǎo)航計(jì)算機(jī)模塊的設(shè)計(jì)

呂浩
西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院

隨著現(xiàn)代導(dǎo)航技術(shù)的發(fā)展，慣性導(dǎo)航作為一種自主導(dǎo)航技術(shù)已經(jīng)廣泛應(yīng)用于多種武器系統(tǒng)中，而導(dǎo)航計(jì)算機(jī)又是捷聯(lián)式慣導(dǎo)的核心部件。文章提出了一種采用基于DSP的某型導(dǎo)航計(jì)算機(jī)模塊的解決方案，設(shè)計(jì)方案采用雙處理器TMS320C6713，對數(shù)字電路接口實(shí)現(xiàn)了光電隔離，采用FPGA實(shí)現(xiàn)對多路信號的 核心處理，并具有CAN總線通信接口。本文對計(jì)算機(jī)單元的硬件設(shè)計(jì)與實(shí)現(xiàn)方法進(jìn)行了較為詳盡的描述。該計(jì)算機(jī)單元滿足了某型武器慣性導(dǎo)航系統(tǒng)的使用需求。

隨著現(xiàn)代武器技術(shù)的發(fā)展，作為慣性導(dǎo)航系統(tǒng)控制核心的計(jì)算機(jī)單元，其一體化和集成度越來越高、接口越來越豐富。本文以某型導(dǎo)航計(jì)算機(jī)模塊的需求作為背景，介紹了一種基于雙 DSP（TMS320C6713）矛HFPGA的計(jì)算機(jī)模塊的硬件設(shè)計(jì)與實(shí)現(xiàn)方案，較好得滿足了導(dǎo)航計(jì)算機(jī)的各控制需求，同時(shí)具有小型化和一體化的特點(diǎn)。

1　總體設(shè)計(jì)

導(dǎo)航計(jì)算機(jī)板由兩個(gè)DSP構(gòu)成，主要功能是定時(shí)采集三路陀螺正交編碼信號、三路加速度計(jì)的輸入和里程計(jì)輸入信號，并對采集的數(shù)據(jù)進(jìn)行必要的處理，以實(shí)現(xiàn)導(dǎo)航解算：同時(shí)將采集數(shù)據(jù)通過RS422總線幣HCAN總線發(fā)送給地面監(jiān)測設(shè)備：通過RS422總線接收相關(guān)的命令和相關(guān)的參數(shù)。計(jì)算機(jī)單元各控制接口豐富，其主要功能模塊包括：處理器相關(guān)電路、正負(fù)脈沖信號處理電路、正交方波信號處理電路、異步串行接口電路、AD測溫電路、CAN總線接口電路、開關(guān)量輸入輸出電路、模擬量輸入電路、電源轉(zhuǎn)換電路矛HFPGA等。

2　詳細(xì)設(shè)計(jì)

由于計(jì)算機(jī)單元接口眾多，在詳細(xì)設(shè)計(jì)中僅對主要的以下電路作出介紹：處理器相關(guān)電路、正負(fù)脈沖信號處理電路、正交方波信號處理電路、AD測 溫電路禾HCAN總線接口電路。

2.1處理器及其外圍電路

處理器及其外圍電路包括雙TMS320C67 1 3處理 器、時(shí)鐘電路、JTAG驅(qū)動(dòng)電路、復(fù)位電路、存儲器電路。

雙DSP各自具有不同的控制功能分工，兩者均通過各自的EMIF局部總線幣HFPGA通信，訪問和控 帶IJFPGA中不同的控制功能模塊，兩者之間可以通過雙端口RAM存儲器實(shí)現(xiàn)互相通信。

處理器最高工作頻率200MHz，最大處理能力1200MFLOPS，通過EMIF局部總線實(shí)現(xiàn)對SDRAM 幣HFLASH存儲器的無縫接口，單片支持4路外部中 斷，片內(nèi)兩路32位定時(shí)器。

2.2正負(fù)脈沖信號處理電路

信號形式為正交方波信號（需隔離、整形），5V TTL信號，正交方波信號先經(jīng)過RC濾波電路和保護(hù)二極管，然后經(jīng)過光隔進(jìn)入FPGA。5路正負(fù)脈沖信號輸入為可逆脈沖，頻率最高256KHz，每個(gè)通道加速度計(jì)輸入包括3路信號，分別是G+（H+、I+、E+、F+）、G.（H一、I-、E-、F.）、 GND（公共地），G+信號上有脈沖時(shí)計(jì)數(shù)值增加，G.信號上有脈沖時(shí)計(jì)數(shù)值減少，上電默認(rèn)值為滿量程的中間值，當(dāng)采樣時(shí)鐘中斷產(chǎn)生時(shí)，將計(jì)數(shù)結(jié)果存入鎖存器內(nèi)。設(shè)計(jì)時(shí)5路信號分別采用32位同步可逆計(jì)數(shù)單元來實(shí)現(xiàn)，正負(fù)脈沖和鎖存信號均經(jīng)同步處理，同步時(shí)鐘為DSPl的系統(tǒng)時(shí)鐘，鎖存信號為經(jīng)分頻后的采樣時(shí)鐘S CK。讀一次鎖存器內(nèi)的32位計(jì)數(shù)值需進(jìn)行兩次讀操作，分別讀出低16位和高16，67_數(shù)值，然后整合。

2.3正交方波信號處理電路

3對正交方波信號由3個(gè)通道輸入，每個(gè)通道包 括A+A.、B+B.、C+C.信號和各自獨(dú)立地線。信號形式為正交方波信號（需隔離、整形），5V TTL。當(dāng)A+相超前A.相90度時(shí)計(jì)數(shù)值增加，當(dāng)A+相 落后A.相90度時(shí)計(jì)數(shù)值減少，頻率最高1MHz。信號進(jìn)入FPGA后首先進(jìn)行數(shù)字濾波處理，濾波后的信號再進(jìn)行鑒相，產(chǎn)生四倍頻的可逆脈沖信號，然后對可逆脈沖進(jìn)行計(jì)數(shù)，當(dāng)同步方波中斷產(chǎn)生時(shí)，將計(jì)數(shù)結(jié)果存入鎖存器內(nèi)。信號在濾波后鑒相，得 到可逆脈沖后進(jìn)入32位同步可逆計(jì)數(shù)單元，此時(shí)的同步時(shí)鐘為DSPl系統(tǒng)時(shí)鐘，鎖存信號為同步方波中斷。

信號進(jìn)入F.PGA后經(jīng)過一個(gè)4位延遲數(shù)字濾波器，數(shù)字濾波器參考了積分解碼器/計(jì)數(shù)器芯片 HCTL2000的設(shè)計(jì)。根據(jù)原理圖，數(shù)字濾波器的輸入信號必須在三個(gè)連續(xù)的時(shí)鐘上升沿保持同一電平，才能夠通過4位延遲移位寄存器，因此小于兩個(gè)時(shí)鐘周期的噪聲脈沖都被抑制掉。

每路正交方波的兩個(gè)信號經(jīng)過數(shù)字濾波器輸出后，進(jìn)入鑒相電路，經(jīng)過處理后，變?yōu)樗谋额l的可逆脈沖信號。以x 正交輸入為例，兩路輸入信號A、B分別經(jīng)過兩級移位寄存器，A經(jīng)過第二級的輸出信號命名為C、B輸出信號分別是D，最后輸出分別得到正、負(fù)通道信號+x和一X，+x=（Ao D）（not（B o c）），一x=（B o C） （not（A①D））。這種鑒相電路具有較強(qiáng)的抗干擾能力，即使A或B輸入上有噪聲信號通過前面的濾波電路，也會(huì)在+x和一x上產(chǎn)生對稱的脈沖而互相抵消掉，最后信號輸入至32位同步可逆計(jì)數(shù)單元。

2.4AD測溫電路

測溫信號包括3路測溫電阻輸入。設(shè)計(jì)中，測溫 電阻、恒流源與3個(gè)高精度電阻組成電橋， 電橋兩臂中點(diǎn)分別接入運(yùn)算放大器，壓差信號經(jīng)同向比例放大后由AD轉(zhuǎn)換芯片采集溫度測試結(jié)果。調(diào)理放大后的電壓信號由AD轉(zhuǎn)換芯片采樣后輸入DSPl，AD轉(zhuǎn)換芯片采用串行接口（SPI）芯片，與 DSPl的McBSP0接口連接。

2.5CAN總線接口電路

CAN總線接口電路包括CAN協(xié)議芯片和總線收發(fā)器，工作時(shí)｛qh 16MHz，協(xié)議芯片與收發(fā)器之間采用光隔進(jìn)行隔離。CAN協(xié)議芯片使用AD總線，需要FPGA將DsP的地址數(shù)據(jù)總線與AD總線進(jìn)行轉(zhuǎn)換。因?yàn)楦綦x的需要，CAN總線電路需要一路隔離5V電源為收發(fā)器和光耦提供電源。