汪正鋒，寧　寧，吳霜毅，杜　翎，蔣　旻，閆小艷，王　偉

(電子科技大學(xué)電子薄膜與集成器件國家重點實驗室，四川成都610054)

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一種基于電壓窗口技術(shù)的超低功耗SAR ADC

汪正鋒，寧寧，吳霜毅，杜翎，蔣旻，閆小艷，王偉

(電子科技大學(xué)電子薄膜與集成器件國家重點實驗室，四川成都610054)

摘要：本文提出了一種應(yīng)用于生物醫(yī)學(xué)的超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC).針對SAR ADC主要模塊進行超低功耗設(shè)計.數(shù)模轉(zhuǎn)換(DAC)電路采用vcm-based以及分段電容陣列結(jié)構(gòu)來減小其總電容，從而降低了DAC功耗.同時提出了電壓窗口的方法在不降低比較器精度的情況下減小其功耗.此外，采用堆棧以及多閾值晶體管結(jié)構(gòu)來減小低頻下的漏電流.在55nm工藝下進行設(shè)計和仿真，在0.6V電源電壓以及10kS/s的采樣頻率下，ADC的信噪失真比(SNDR)為73.3dB，總功耗為432nW，品質(zhì)因數(shù)(FOM)為11.4fJ/Conv.

關(guān)鍵詞：模數(shù)轉(zhuǎn)換器(ADC);逐次逼近寄存器(SAR);電壓窗口;超低功耗

1　引言

近年來，隨著生物醫(yī)學(xué)和生命科學(xué)的發(fā)展，可穿戴以及便攜式醫(yī)療電子設(shè)備受到越來越多的關(guān)注.這些設(shè)備通常由電池來供電，而電池所存儲的能量是有限的.為了提高設(shè)備的工作年限，這就要求設(shè)備具有較低的功耗［1，2］.模數(shù)轉(zhuǎn)換器(ADC)是現(xiàn)實世界中模擬信號通向數(shù)字信號的橋梁，一些生物醫(yī)學(xué)信號諸如心電圖(ECG)、腦電圖(EEG)、肌電圖(EMG)需要通過一個中等分辨率(8～12 bits)和采樣率(1～1000 kHz)的ADC來數(shù)字化［3，4］.因此低壓低功耗ADC成為設(shè)計的關(guān)鍵.

在所有的ADC結(jié)構(gòu)中，逐次逼近型(SAR)ADC因為其在能量效率、轉(zhuǎn)換精度以及設(shè)計復(fù)雜度之間的良好折中而使其非常適合于低壓低功耗應(yīng)用.一般來說，SAR ADC的功耗包括三部分:比較器功耗，數(shù)模轉(zhuǎn)換(DAC)電容陣列功耗和SAR控制邏輯功耗.分辨率在10bits或者以下的SAR ADC通常采用一個可再生鎖存器作為比較器.然而，由于鎖存器具有較大的噪聲，因此并不適合更高分辨率的SAR ADC，如12bits或更高.為了提高比較器的分辨率，通常在鎖存器之前級聯(lián)一級或者多級前置放大器［5］，這種方法的代價是大大增加了比較器的功耗.

為了解決比較器分辨率與功耗之間的矛盾，本文提出了一種電壓窗口的方法:通過比較鎖存器輸入信號與預(yù)設(shè)窗口電壓的大小來決定是否使用前置放大器.若輸入信號落在電壓窗口之內(nèi)，則喚醒鎖存器之前的前置放大器來進行二次比較.對于分辨率在12～14bits的ADC，采用本文所述電壓窗口的方法，較之傳統(tǒng)SAR ADC，其比較器的功耗將會大大減小，因此，ADC的總功耗也會降低.

2　提出的SAR ADC結(jié)構(gòu)

如圖1所示，本文所提出的SAR ADC包括全差分DAC電容陣列，可再生鎖存器，前置放大器，檢測器，SAR以及控制邏輯電路.DAC電容陣列同時充當(dāng)采樣電容的作用.一般來說，采樣方法分為上極板采樣和下極板采樣.上極板采樣的優(yōu)點是只需要一個采樣開關(guān)，缺點是該采樣開關(guān)需要較大的尺寸且無法避免開關(guān)斷開時產(chǎn)生的電荷注入效應(yīng)以及采樣開關(guān)以及采樣電容上極板寄生電容所帶來的非線性的影響.下極板采樣雖然需要多個采樣開關(guān)，但是卻很好的避免了上述問題，因此本文采用下極板采樣的方法.

對于傳統(tǒng)二進制電荷分配型SAR ADC而言，DAC總電容大小隨著分辨率的提高呈指數(shù)型增長.如一個分辨率為12bits的SAR ADC，其總電容將會達(dá)到8192C(C為單位電容)，這會使得DAC消耗大量功耗，不利于低功耗設(shè)計，同時也給ADC驅(qū)動電路的設(shè)計帶來巨大的挑戰(zhàn).因此本文采用vcm-based結(jié)構(gòu)以及分段電容陣列(8bits +3bits)的方法來減小DAC總電容，如圖1所示，其總電容大小約為514C，這樣DAC電容陣列的功耗將會大大減小.

圖1中檢測器的作用是設(shè)定電壓窗口的大小以及判斷DAC的輸出電壓(也就是比較器的輸入電壓)是否落在預(yù)設(shè)電壓窗口之內(nèi).在每一位轉(zhuǎn)換開始時，開關(guān)S1、S2導(dǎo)通，S3、S4斷開，前置放大器處于關(guān)斷狀態(tài)，DAC輸出電壓直接傳輸?shù)芥i存器輸入端，經(jīng)過鎖存器比較后通過檢測器來判斷其大小.若判斷結(jié)果表明DAC輸出電壓落在預(yù)設(shè)電壓窗口之外，那么該次的比較結(jié)果即為該位轉(zhuǎn)換的最終結(jié)果，SAR控制邏輯電路將按照傳統(tǒng)的二進制搜索算法工作;若判斷結(jié)果表明DAC輸出電壓落在預(yù)設(shè)電壓窗口之內(nèi)，由于噪聲的影響，該次比較的結(jié)果是不可信的，因此必須要用更高精度的比較器進行比較.此時開關(guān)S1、S2斷開，S3、S4導(dǎo)通，并且前置放大器開始工作，這樣前置放大器級聯(lián)鎖存器組成一個高精度比較器，然后控制邏輯電路產(chǎn)生脈沖信號使得比較器進行二次比較，二次比較的結(jié)果即為該位轉(zhuǎn)換的最終結(jié)果.盡管在此過程中，鎖存器工作了兩次，然而其僅僅產(chǎn)生動態(tài)功耗，而幾乎沒有靜態(tài)功耗.仿真結(jié)果表明，鎖存器的功耗僅僅只有前置放大器功耗的二十分之一.

預(yù)設(shè)電壓窗口越小，在逐次逼近的過程中，DAC輸出電壓落在電壓窗口的次數(shù)也就越少，使用前置放大器的次數(shù)也就越少.然而，這要求鎖存器具有更小的噪聲.為了在ADC性能，功耗以及鎖存器噪聲之間進行折中，在本文中，窗口電壓預(yù)設(shè)為3LSB(1LSB = Vref/ 211).通過matlab仿真表明，當(dāng)鎖存器噪聲小于1.3LSB時，ADC的有效位數(shù)(ENOB)超過11.6bits.而在每一個轉(zhuǎn)換周期內(nèi)，前置放大器的工作次數(shù)只有無電壓窗口時的三分之一.

3　電路設(shè)計

3.1數(shù)字邏輯門設(shè)計

在SAR ADC中，數(shù)字電路的功耗占總功耗的很大比例.因此有必要降低數(shù)字電路功耗.數(shù)字電路的功耗包括兩部分:(1)動態(tài)功耗;(2)靜態(tài)功耗.動態(tài)功耗來源于對寄生電容的充放電以及短路功耗［6］.靜態(tài)功耗為輸入穩(wěn)定時消耗的功耗.晶體管的漏電流功耗是靜態(tài)功耗的主要來源［7～9］.研究表明，對于65nm或以下工藝，晶體管的漏電流功耗同樣會導(dǎo)致動態(tài)功耗的增加［8］.為了降低漏電流功耗，本文采用了堆棧晶體管以及多閾值電壓晶體管的方法.圖2(a)為采用堆棧晶體管結(jié)構(gòu)的反相器.對于NMOS而言，由于其襯底-源電壓為負(fù)，襯偏效應(yīng)得到了加強，導(dǎo)致閾值電壓增大，從而減小了漏電流.此外，由于漏-源電壓的降低，漏誘生勢壘降低(DIBL)效應(yīng)降低，同樣減小了漏電流［7］.

由于采樣速率較低，同時受限于前置放大器的帶寬，在產(chǎn)生比較器二次比較信號的電路中使用了一些長的延遲單元(延遲時間可能達(dá)到1μs).傳統(tǒng)方法是采用若干反相器串聯(lián)并負(fù)載電容.然而，仿真表明，要產(chǎn)生如此長時間的延遲需要大量的反相器以及電容，這會造成延遲單元產(chǎn)生大量的功耗.因此本文在反相器中使用了高閾值(HVT)晶體管和標(biāo)準(zhǔn)閾值(SVT)晶體管結(jié)合的方式，來減小反相器以及電容的數(shù)量.同時采用邊沿延遲的方法來防止信號在延遲的過程中“消失”，如圖2(b)所示.圖3給出了一個占空比較小的脈沖信號經(jīng)過邊沿延遲單元時的輸出波形圖.信號首先經(jīng)過下降沿延遲反相器以及一個普通反相器拓展其脈寬，再經(jīng)過上升沿延遲反相器進行長時間的延遲，最后通過普通反相器整形輸出.

3.2比較器

本文所設(shè)計的SAR ADC中可以看作存在兩個比較器:一個精度較低的粗比較器，一個精度較高的精比較器.粗比較器為一個動態(tài)可再生鎖存器，精比較器為該鎖存器級聯(lián)一個前置放大器組成.由于采用了兩個不同的比較器，兩者不同的失調(diào)電壓會對ADC的性能產(chǎn)生嚴(yán)重影響，因此必須進行失調(diào)校正.圖4為帶有失調(diào)校正的前置放大器以及鎖存器電路圖.

圖4(a)為帶有輸出失調(diào)存儲(OOS)的前置放大器［10，11］.假設(shè)在前置放大器的正向輸入端存在一個失調(diào)電壓VOS.在失調(diào)存儲階段，開關(guān)SW1-4導(dǎo)通，Ssmp1-2斷開，前置放大器處于開環(huán)放大的狀態(tài)，失調(diào)電壓經(jīng)過放大后存儲在電容CS上，其幅值為- A*vVOS.由于OOS要求前置放大器的增益Av不能過大，否則會造成非線性放大，導(dǎo)致失調(diào)電壓不能完全消除，因此本文設(shè)計Av≈10.前置放大器有一個使能穩(wěn)定時間.由于本文所設(shè)計的SAR ADC速度較慢，在產(chǎn)生鎖存器二次比較信號時，可以給前置放大器的使能穩(wěn)定以及建立預(yù)留足夠長的時間，以保證前置放大器建立正確.

不同于前置放大器擁有一個相對穩(wěn)定的增益，動態(tài)可再生鎖存器的增益是不固定的.上述前置放大器的失調(diào)校正技術(shù)并不能應(yīng)用到鎖存器的失調(diào)校正上面［12］.圖4(b)給出了一種采用數(shù)字可調(diào)PMOS電容作為負(fù)載來進行失調(diào)校正的鎖存器［13］.

同樣的，鎖存器也采用了HVT與SVT晶體管相結(jié)合的方法來降低功耗.SVT晶體管用于差分輸入以及交叉耦合的反相器來提高比較速度.HVT晶體管應(yīng)用于復(fù)位晶體管來減小充電電流以及漏電流.

3.3檢測器

檢測器用來設(shè)定電壓窗口的大小，并且通過檢測鎖存器的比較時間來判斷鎖存器輸入信號是否落在電壓窗口之內(nèi).如下給出鎖存器的比較時間［14］Tcomp:其中Co和gm為輸出節(jié)點負(fù)載電容和鎖存器的跨導(dǎo).ΔVin和ΔVout分別為鎖存器輸入信號和輸出信號幅值.式(1)表明，ΔVin越小，比較時間越長，如圖5所示.

圖6為所設(shè)計的檢測器.包括或門，數(shù)字可調(diào)延遲單元以及兩個D觸發(fā)器.其工作時序如圖7所示.在復(fù)位階段，DFF1復(fù)位，DFF2置位并且時鐘clk-l置低，此時可再生鎖存器的輸出節(jié)點cp和cn預(yù)充電到電源電壓.或門的輸入電壓都為低，輸出也為低.在clk-l由低變高之后，比較開始，節(jié)點cp和cn電壓以不同的速率下降.當(dāng)比較結(jié)束時，其中一端的電壓為高電平而另外一端的電壓為低電平.或門的輸出由低變高，DFF1被觸發(fā)，輸出也由低變高.clk-l的上升沿到DFF1輸出信號的上升沿之間的間隔就是可再生鎖存器的比較時間Tcomp.可調(diào)延遲單元的作用是通過對時鐘clk-l進行固定延遲(Td)來設(shè)置電壓窗口的大小.Td越大，所設(shè)置的電壓窗口也就越小.若DFF2的輸出為高電平，說明輸入信號落在電壓窗口之外;若DFF2的輸出為低電平，說明輸入信號落在電壓窗口之內(nèi)，需要進行二次比較.檢測器的輸出信號亦是圖1中開關(guān)S1-4以及前置放大器的控制信號.

比較器延時會隨著工藝電壓溫度角的變化而改變，然而可以通過調(diào)整檢測器中可調(diào)延遲單元的延時Td來抵消這種改變對系統(tǒng)性能的影響.隨著溫度的升高，比較器的延時會減小，此時減小可調(diào)延遲單元的延遲時間Td，從而保證電壓窗口的大小仍為3LSB.

4　仿真結(jié)果與分析

本文所設(shè)計的超低功耗SAR ADC在55nm工藝下進行設(shè)計和仿真.電源電壓VDD以及參考電壓Vref均為0.6V.為了避免電源電壓對參考電壓的干擾，兩者采用兩套獨立電壓源供電.由于采用了分段電容陣列結(jié)構(gòu)以及寄生電容的影響，DAC存在增益誤差，因此實際信號的輸入范圍為滿擺幅的95%.在仿真中，單位電容C取15fF，總的電容大小為7.71pF.其KT/C噪聲約為0.16LSB.

圖8為在0.6V電源電壓下，采樣頻率為10kS/s，輸入信號頻率為3.379kHz，幅度為0.57V時，對輸出結(jié)果進行快速傅立葉變換(FFT)得到的輸出數(shù)字信號頻譜.窗口電壓預(yù)設(shè)為3LSB.經(jīng)過計算得到無雜散動態(tài)范圍(SFDR)為84.6dB，信噪失真比(SNDR)為73.3dB，ENOB約為11.89bits.總功耗為432nW，品質(zhì)因數(shù)(FOM)為11.4fJ/Conv.該仿真結(jié)果基于理想的電路，考慮到元件的失配以及電路噪聲，實際可實現(xiàn)結(jié)果會略有下降.

表1　使用/不使用電壓窗口時ADC性能及功耗比較

表1為使用和不使用電壓窗口時ADC的性能以及功耗的比較.從表中可以看出，采用電壓窗口的方法減少了71.88%的比較器功耗和39.33%的總功耗，而幾乎并沒有犧牲ADC的性能.表2為與目前已發(fā)表的相關(guān)芯片性能比較.

表2　本文與目前已發(fā)表相關(guān)芯片性能比較

5　結(jié)論

本文提出了一種應(yīng)用于生物醫(yī)學(xué)可穿戴設(shè)備的超低功耗SAR ADC，采用分段電容陣列以及vcm-based結(jié)構(gòu)來減小DAC總電容，采用電壓窗口技術(shù)來減小比較器的功耗.同時利用堆棧晶體管以及多閾值晶體管結(jié)構(gòu)來減小數(shù)字電路的功耗以及低頻下的漏電流.ADC采用55 nm工藝進行設(shè)計和仿真，在0.6V電源電壓，10kS/s的采樣頻率下，其SNDR為73.3dB，總功耗為432nW，F(xiàn)OM值為11.4fJ/Conv.電壓窗口技術(shù)在幾乎不影響ADC性能的情況下減小了的71.88%比較器功耗和39.33%的總功耗.

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汪正鋒男，1990年06月出生，湖北黃梅人.2012年畢業(yè)于重慶郵電大學(xué)光電工程學(xué)院微電子學(xué)專業(yè)，2012年起于電子科技大學(xué)微電子與固體電子學(xué)院微電子與固體電子學(xué)專業(yè)就讀研究生，主要從事數(shù)?；旌霞呻娐吩O(shè)計.

E-mail: wangzhf0832@163.com

寧寧(通訊作者)男，1981年01月出生，山西榆次人.2002年和2007年獲電子科技大學(xué)微電子學(xué)與固體電子學(xué)專業(yè)學(xué)士和博士學(xué)位，畢業(yè)后留在電子科技大學(xué)微電子與固體電子學(xué)院任教，2009年至今任職副教授.主要從事新型功率半導(dǎo)體器件與集成電路和系統(tǒng)、專用集成電路與系統(tǒng)、SOC/SIP系統(tǒng)芯片技術(shù)等方向的研究工作.E-mail: ning-ning@ uestc.edu.cn

An Ultra-LowPower SAR ADC with Voltage Window Technique

WANG Zheng-feng，NING Ning，WU Shuang-yi，DU Ling，JIANG Min，YAN Xiao-yan，WANG Wei
(State Key Lab of Electronic Thin Film and Integrated Devices，University of Electronic Science and Technology of China，Chengdu，Sichuan 610054，China)

Abstract:An ultra-low power successive approximation register analog-to-digital converter for biomedical application is proposed.Many ultra-low power design methods are utilized for its main modules.The digital-to-analog converter(DAC)employs a vcm-based and split capacitor array structure to cut down the total capacitance，so as the power consumption.Voltage window technique is used to decrease the power consumption of the comparator without sacrificing its accuracy.Furthermore，stack forcing and multi-Vt design approaches are used to reduce the leakage current under low frequency.The proposed SAR ADC is designed and simulated in 55nm process.With 0.6V power supply and 10kS/s sampling rate，the ADC achieves a signal-to-noise-and-distortion-ratio(SNDR)of 73.3dB.The total power consumption is 432nW and the figureof-merit(FOM)is 11.4fJ/Conv.

Key words:analog-to-digital converter(ADC); successive approximation register(SAR); voltage window; ultralow power

作者簡介

基金項目:國家自然科學(xué)基金(No.61404022);中央高?；究蒲袠I(yè)務(wù)費(No.ZYGX2012Z007)

收稿日期:2014-06-19;修回日期: 2014-09-24;責(zé)任編輯:孫瑤

DOI:電子學(xué)報URL：http: / /www.ejournal.org.cn10.3969/j.issn.0372-2112.2016.01.031

中圖分類號：TN402

文獻標(biāo)識碼：A

文章編號：0372-2112(2016)01-0211-05