趙曉宇，江可揚(yáng)

（武漢船用電力裝置研究所，武漢 430064）

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基于SERDES的同步光纖環(huán)網(wǎng)設(shè)計與實(shí)現(xiàn)

趙曉宇，江可揚(yáng)

（武漢船用電力裝置研究所，武漢 430064）

摘要：本文介紹了一種基于SERDES的同步光纖環(huán)網(wǎng)的設(shè)計以及實(shí)現(xiàn)方法，其實(shí)現(xiàn)方法簡單，同步效果好。通過采用FPGA中的SERDES收發(fā)器可使得信息傳輸速度達(dá)到1.25 Gbps，并通過鏈路協(xié)議有效的控制了信息在每個節(jié)點(diǎn)的傳輸延時，使得網(wǎng)絡(luò)傳輸周期大大的減小，從而實(shí)現(xiàn)對高頻率控制的支持。本文的通信協(xié)議還實(shí)現(xiàn)了信號采集的同步，從而提高控制精度。最終通過在硬件系統(tǒng)上的實(shí)驗(yàn)，驗(yàn)證了設(shè)計的正確性和可靠性。

關(guān)鍵字：SERDEFPGA實(shí)現(xiàn)同步光纖環(huán)網(wǎng)信號同步采集實(shí)時通信Verilog編程

0　引言

近年來隨著經(jīng)濟(jì)的發(fā)展，電力的應(yīng)用領(lǐng)域越來越廣泛，對電力變換的需求也大幅提高，對大功率變換器的需求也越來越高。由于受限于器件的功率水平，目前大功率變換器大多采用功率模塊級聯(lián)或變流器并聯(lián)的方式實(shí)現(xiàn)，而這都對控制器造成更多的外部接口要求、更大的數(shù)據(jù)傳輸量、更快的運(yùn)算能力等。

為解決復(fù)雜系統(tǒng)所面臨的這些問題，美國海軍部于1995年提出了PEBB標(biāo)準(zhǔn)電力電子模塊的概念，以求能夠?qū)@些問題提供一種解決方案。這種設(shè)計思想自其提出便受到了廣泛的關(guān)注，許多科研機(jī)構(gòu)開始對大功率電力電子系統(tǒng)的分布式控制、模塊化設(shè)計以及相關(guān)通信方案進(jìn)行了大量的研究，并提供了一些解決方案［5］。光纖環(huán)網(wǎng)便是其中一種可靠的解決方案。

由于環(huán)形結(jié)構(gòu)每通過一個節(jié)點(diǎn)都會造成延時，且會隨著節(jié)點(diǎn)數(shù)增加而逐漸積累，所以要采用環(huán)形拓?fù)渚捅仨毥鉀Q環(huán)形通信的同步性問題。目前在工業(yè)以太網(wǎng)中，基本都采用1588協(xié)議來實(shí)現(xiàn)各個節(jié)點(diǎn)的同步，但1588協(xié)議實(shí)現(xiàn)復(fù)雜，編程難度很大。在眾多的工業(yè)以太網(wǎng)解決方案中比較有特點(diǎn)的是EtherCAT，其所采用的FMMU技術(shù)使得串行數(shù)據(jù)以數(shù)據(jù)列車的形式在環(huán)網(wǎng)中傳輸［4］，在各節(jié)點(diǎn)實(shí)現(xiàn)邊收邊發(fā)，同時將要上傳的數(shù)據(jù)裝入數(shù)據(jù)列車中。因此大大的減少了傳輸延時，實(shí)現(xiàn)了較高的同步精度，但其技術(shù)細(xì)節(jié)并未對外披露。

目前國內(nèi)也在這方面有了一定的研究如文獻(xiàn)［2］和［3］所提出的軟件可控的環(huán)形高速光纖網(wǎng)絡(luò)拓?fù)涞目刂平Y(jié)構(gòu)，以及論文［1］所提出的智能的改進(jìn)的FDDI標(biāo)準(zhǔn)的通訊網(wǎng)絡(luò)拓?fù)洹?/p>

本文光纖環(huán)網(wǎng)中存在的節(jié)點(diǎn)延時、節(jié)點(diǎn)間同步、節(jié)點(diǎn)間采樣同步、傳輸協(xié)議等問題進(jìn)行了進(jìn)一步的研究。提出了一種簡單的基于SERDES的同步光纖環(huán)網(wǎng)實(shí)現(xiàn)方法提高了通信速率、降低了節(jié)點(diǎn)延時，并得到了更好的同步性能。并通過實(shí)驗(yàn)驗(yàn)證了其正確性。

1　SERDES協(xié)議原理

SREDES是SERializer和DESerializer的英文縮寫，即串行收發(fā)器。它主要有接收單元和發(fā)送單元兩部分組成，能夠支持?jǐn)?shù)G甚至幾十G的傳輸速率，具體根據(jù)不同的器件而不同，且不同器件的實(shí)現(xiàn)機(jī)理也不盡相同。本文就以Altra的Stratix GX芯片內(nèi)部收發(fā)器為例進(jìn)行分析。其收發(fā)器結(jié)構(gòu)如圖1所述。

收發(fā)器發(fā)送部分主要是將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)化為串行數(shù)據(jù)并對外發(fā)送。為保證數(shù)據(jù)能夠在接收端正確的恢復(fù)，在發(fā)送端還對數(shù)據(jù)進(jìn)行了一定的處理如：加入校驗(yàn)信息、進(jìn)行8B10B編碼、設(shè)置FIFO緩沖器等。

收發(fā)器的接收部分負(fù)責(zé)將發(fā)送來的串行數(shù)據(jù)進(jìn)行恢復(fù)，并將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。接收端要實(shí)現(xiàn)數(shù)據(jù)的正確解析是有難度的，由于數(shù)據(jù)在高速傳輸時會產(chǎn)生嚴(yán)重偏移和抖動，在接收端很難進(jìn)行捕捉和識別，特別對于這種跨時鐘域的異步傳輸。所以在SERDES的接收端有特殊的機(jī)制來保證數(shù)據(jù)的可靠恢復(fù)。

其數(shù)據(jù)恢復(fù)原理如圖2和圖3所示。

圖1　SERDES收發(fā)器原理圖

圖2　數(shù)據(jù)恢復(fù)時鐘產(chǎn)生電路

接收端的PLL通過如圖2所示的電路產(chǎn)生依次相差45°的8個時鐘，然后分別用這些時鐘對輸入的串行數(shù)據(jù)進(jìn)行采樣，根據(jù)采樣結(jié)果從8個時鐘中選取最優(yōu)采樣時鐘，然后依據(jù)這個最優(yōu)時鐘進(jìn)行串行數(shù)據(jù)的恢復(fù)。

2　同步光纖環(huán)形實(shí)現(xiàn)原理

同步光纖環(huán)網(wǎng)中節(jié)點(diǎn)間的同步是整個拓?fù)浣Y(jié)構(gòu)的關(guān)鍵，本節(jié)就從數(shù)據(jù)同步和采樣同步兩個方面對其原理進(jìn)行研究。

圖3　最優(yōu)時鐘選擇原理

2.1節(jié)點(diǎn)間同步原理

主節(jié)點(diǎn)將數(shù)據(jù)和指令封裝后，向下傳輸依次通過各個節(jié)點(diǎn)，各個節(jié)點(diǎn)取下自己對應(yīng)的數(shù)據(jù)并將狀態(tài)數(shù)據(jù)插入到幀的尾部，最后返回主節(jié)點(diǎn)，主節(jié)點(diǎn)根據(jù)返回的狀態(tài)來判斷各個節(jié)點(diǎn)是否正確接收到了數(shù)據(jù)。本文采用的環(huán)形拓?fù)浣Y(jié)構(gòu)如圖4所示。

在數(shù)據(jù)傳輸環(huán)節(jié)延時主要由節(jié)點(diǎn)延時tnode和傳輸線延時tline，其中tnode為固定延時與傳輸協(xié)議和器件有關(guān)；tline為可變延時與光纖長度相關(guān)，一般為3～5 ns/m。本文中忽略tline造成的影響，以等長應(yīng)用為背景進(jìn)行分析。所以單個節(jié)點(diǎn)造成的延時tdelay可表示為：

所以對于有n個節(jié)點(diǎn)的系統(tǒng)，第m個節(jié)點(diǎn)所需補(bǔ)償?shù)难訒rtcomp為：

補(bǔ)償延時由同步控制模塊來實(shí)現(xiàn)。

圖5　節(jié)點(diǎn)內(nèi)部傳輸控制功能圖

2.2數(shù)據(jù)同步過程

數(shù)據(jù)流向控制：接收端收到數(shù)據(jù)首先解析幀頭來定位自己的數(shù)據(jù)段，并根據(jù)數(shù)據(jù)校驗(yàn)結(jié)果修改幀頭。接收判斷邏輯用于控制數(shù)據(jù)流向，若為本單元的數(shù)據(jù)則將其存儲至數(shù)據(jù)同步模塊，若不是則向下轉(zhuǎn)發(fā)，若為上傳字節(jié)段則將發(fā)送數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)接至發(fā)送端。

同步控制：當(dāng)接收數(shù)據(jù)緩沖區(qū)完成接收后，便啟動同步控制模塊工作，同步控制模塊根據(jù)公式（2）的延時后觸發(fā)數(shù)據(jù)更新，并同時啟動采樣，從而實(shí)現(xiàn)數(shù)據(jù)傳輸和采樣的同步。

3　光纖環(huán)網(wǎng)同步協(xié)議實(shí)現(xiàn)

本文中光纖環(huán)網(wǎng)的同步控制采用FPGA芯片來實(shí)現(xiàn)，收發(fā)器采用FPGA內(nèi)部標(biāo)準(zhǔn)的SEDRES內(nèi)核來實(shí)現(xiàn)，其它控制協(xié)議采用Verilog語言編程實(shí)現(xiàn)。

協(xié)議實(shí)現(xiàn)過程為，主節(jié)點(diǎn)開機(jī)發(fā)送初始化幀，確定各節(jié)點(diǎn)位置，同時各節(jié)點(diǎn)上傳各自的ID信息供主節(jié)點(diǎn)識別設(shè)備。接著主節(jié)點(diǎn)發(fā)送延時測量幀和延時設(shè)定幀，完成各節(jié)點(diǎn)的同步設(shè)定工作。接著進(jìn)入工作狀態(tài)發(fā)送正常的工作幀。其協(xié)議格式如圖6所示，虛線部分為各節(jié)點(diǎn)插入數(shù)據(jù)。

協(xié)議幀配合圖5所示的各功能單元來實(shí)現(xiàn)節(jié)點(diǎn)延時測量、節(jié)點(diǎn)延時控制、上傳數(shù)據(jù)的插入隊(duì)列、節(jié)點(diǎn)數(shù)據(jù)接收、非節(jié)點(diǎn)數(shù)據(jù)的轉(zhuǎn)發(fā)等控制，最終實(shí)現(xiàn)環(huán)形內(nèi)各節(jié)點(diǎn)數(shù)據(jù)接收和采樣的同步。

圖6　協(xié)議幀格式

4　仿真及試驗(yàn)結(jié)果分析

試驗(yàn)硬件平臺如圖7所示，包括一個主節(jié)點(diǎn)和兩個從節(jié)點(diǎn)。

圖7　光纖環(huán)網(wǎng)硬件測試平臺

圖8是節(jié)點(diǎn)間同步性測試波形，當(dāng)從節(jié)點(diǎn)完成一次接收后便控制FPGA的IO引腳翻轉(zhuǎn)波形，從而輸出一個方波，從實(shí)驗(yàn)中可看出其同步精度達(dá)到25 ns。

圖8　節(jié)點(diǎn)同步性測試

從試驗(yàn)結(jié)果可以看出，節(jié)點(diǎn)間達(dá)到了很高的同步性，從而驗(yàn)證了原理的可行性和正確性。對于實(shí)際應(yīng)用有較強(qiáng)的指導(dǎo)意義。

參考文獻(xiàn)：

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Design and Realization of SERDES-based Synchronous Ring Fiber Net

Zhao Xiaoyu，Jiang Keyang
（Wuhan Institute of Marine Electric Propulsion，Wuhan 430064，China）

Abstract:This paper introduces a design and realization method for synchronous ring fiber net with SERDES，which very easy to realize and can reach very high synchronization.By using the SERDES core in FPGA，the communication speed can reach as fast as 1.25Gbps，and the delay caused by each node in the ring can be significantly reduced by link protocol，which make the cycle time very short and can support high speed control.Also the paper brings up a synchronous signal acquisition method，which is very helpful in improving control accuracy.Finally，it gives the test results on hardware platform，which verify the correction and reliability of the design.

Keywords:SERDES； FPGA implementation； synchronous ring fiber net； synchronous signal acquisition； Real-time communication； Verilog programming

中圖分類號：TP791

文獻(xiàn)標(biāo)識碼：A

文章編號：1003-4862（2016）06-0006-03

收稿日期：2015-12-23

作者簡介：趙曉宇（1987-），男，工程師。研究方向：電力電子與電力傳動。