張甘英，陳珍海，魏敬和，于宗光

(中國(guó)電子科技集團(tuán)第五十八研究所，江蘇無(wú)錫　214035)

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工程與應(yīng)用

用于電荷域流水線ADC的子級(jí)電路版圖布局方式

張甘英，陳珍海，魏敬和，于宗光

(中國(guó)電子科技集團(tuán)第五十八研究所，江蘇無(wú)錫214035)

對(duì)電荷域流水線ADC子級(jí)電路結(jié)構(gòu)和原理進(jìn)行了分析，并設(shè)計(jì)了一種基于普通CMOS工藝、適用于高速高精度電荷域流水線ADC的子級(jí)電路版圖布局方式?；?.18 μm 1P6M 1.8 V CMOS工藝，采用所設(shè)計(jì)的子級(jí)電路版圖布局方式和高精度金屬-金屬電容匹配技術(shù)，完成了典型電荷域子級(jí)電路的版圖設(shè)計(jì)，并成功運(yùn)用于一種14位250MSPS電荷域流水線ADC中。測(cè)試結(jié)果表明該ADC電路在240MSPS采樣條件下對(duì)于20.1 MHz的輸入信號(hào)得到的SNR為70.5 dBFS，功耗為230 mW，面積為2.6×4 mm2，版圖設(shè)計(jì)較好地實(shí)現(xiàn)了ADC電路性能。

流水線模數(shù)轉(zhuǎn)換器；電荷域；版圖設(shè)計(jì)；子級(jí)電路；電容匹配

TM133

A

1673-5692(2016)02-187-05

0　引　言

隨著CMOS工藝和設(shè)計(jì)技術(shù)的不斷進(jìn)步，已報(bào)道的流水線ADC性能不斷提高。通過(guò)采用各類新穎的設(shè)計(jì)技術(shù)，基于傳統(tǒng)開(kāi)關(guān)電容技術(shù)的流水線ADC已經(jīng)可以達(dá)到16位160MSPS以上[1,2]，但是其性能嚴(yán)重依賴于所使用的高增益帶寬積的運(yùn)算跨導(dǎo)放大器(OTA)，從而導(dǎo)致極大ADC的功耗。為了顯著降低高速、高精度ADC的功耗，近年來(lái)已經(jīng)有許多針對(duì)性的解決方法被提出并驗(yàn)證。其中最典型的技術(shù)是數(shù)字校準(zhǔn)輔助的開(kāi)關(guān)電容技術(shù)[3-7]，其思路是降低流水線子級(jí)中的運(yùn)放設(shè)計(jì)要求從而降低功耗，再采用數(shù)字校準(zhǔn)電路來(lái)糾正低性能運(yùn)放所引起的誤差。然而，數(shù)字校準(zhǔn)算法增加了電路設(shè)計(jì)復(fù)雜度，并且大規(guī)模數(shù)字邏輯占用了較大的芯片面積并增大了ADC的動(dòng)態(tài)功耗。

基于BBD(Bucket brigade devices)的電荷域流水線ADC是一種不使用高性能運(yùn)放的流水線ADC實(shí)現(xiàn)技術(shù)[8-10]。這種流水線ADC的子級(jí)采用基于BBD的增強(qiáng)型電荷傳輸器件(BCT)來(lái)實(shí)現(xiàn)電荷域A/D轉(zhuǎn)換，在兩相時(shí)鐘的控制下，各子級(jí)依次完成實(shí)現(xiàn)電荷接收、電荷比較、余量電荷計(jì)算和電荷傳輸，在整個(gè)流水線A/D轉(zhuǎn)換通路中沒(méi)有高性能的OTA，從而可以極大地降低功耗。由于流水線ADC的性能取決于其所使用的各級(jí)流水線子級(jí)電路的速度和精度，因此高性能電荷域流水線子級(jí)電路結(jié)構(gòu)和版圖布局方式成為電荷域流水線ADC電路和版圖設(shè)計(jì)的關(guān)鍵。由于這種ADC的出現(xiàn)時(shí)間較短，并且電荷域流水線ADC的原理和關(guān)鍵電路設(shè)計(jì)和傳統(tǒng)的開(kāi)關(guān)電容流水線ADC的實(shí)現(xiàn)方式完全不同，現(xiàn)有的版圖布局方式不能直接適用，需要設(shè)計(jì)全新的布局方式以保證ADC電路的性能。

本文首先對(duì)電荷域流水線ADC的子級(jí)電路結(jié)構(gòu)和基本原理進(jìn)行了分析，在此基礎(chǔ)上設(shè)計(jì)了一種適用于普通CMOS工藝的電荷域流水線ADC子級(jí)電路的版圖布局方式，并以典型1.5位子級(jí)電路為例對(duì)其關(guān)鍵元器件的版圖布局方法進(jìn)行了詳細(xì)說(shuō)明。基于所設(shè)計(jì)的版圖布局方式，論文采用1P6M 0.18 μm CMOS工藝完成了一款低功耗14位250MSPS電荷域流水線ADC的設(shè)計(jì)和流片，測(cè)試結(jié)果顯示了非常好的綜合性能。

1　電荷域流水線ADC子級(jí)電路結(jié)構(gòu)及原理分析

電荷域流水線ADC子級(jí)電路結(jié)構(gòu)和工作原理波形如圖1所示，為簡(jiǎn)化說(shuō)明圖中所示為單端形式。圖1(a)所示的ADC子級(jí)電路包括一個(gè)電荷存儲(chǔ)節(jié)點(diǎn)Xn，兩個(gè)連接到Xn的電荷存儲(chǔ)電容Cc和Cs，一個(gè)用于對(duì)輸入電荷Qi進(jìn)行比較量化產(chǎn)生本級(jí)量化結(jié)果D(n)的Sub-ADC電路，一個(gè)用于根據(jù)D(n)產(chǎn)生用于對(duì)Qi進(jìn)行電荷加減以產(chǎn)生余量電荷Qout所需模擬電壓Vdac的Sub-DAC電路，一個(gè)用于將本級(jí)所產(chǎn)生余量電荷Qout傳輸給下一級(jí)子級(jí)電路的電荷傳輸電路St和一個(gè)在Qout傳輸完成之后對(duì)Xn進(jìn)行復(fù)位的復(fù)位開(kāi)關(guān)Sr。

圖1　電荷域ADC子級(jí)電路結(jié)構(gòu)和工作原理波形

圖1(b)所示為該電路工作的電壓波形示意圖。t0時(shí)刻，前級(jí)電路的電荷傳輸電路打開(kāi)，Qi被傳輸?shù)奖炯?jí)電荷存儲(chǔ)節(jié)點(diǎn)Xn，由于電荷以電子的形式傳輸，隨著電荷注入，Xn的電壓將會(huì)由t0時(shí)刻的VXn(0)不斷降低；t1時(shí)刻，前級(jí)電荷傳輸電路關(guān)斷，前級(jí)電路向本級(jí)電路的電荷傳輸工作結(jié)束，由于此時(shí)Xn不存在電荷泄露通道(忽略亞閾值漏電)，t1時(shí)刻的電壓VXn(1)將保持不變，此時(shí)本級(jí)電荷量化電路Sub-ADC電路開(kāi)始電荷比較量化工作，得到本級(jí)量化結(jié)果D(n)；t2時(shí)刻，Sub-ADC電荷比較量化工作結(jié)束，所得到的D(n)將會(huì)一方面輸出給流水線ADC的數(shù)字延時(shí)同步電路，同時(shí)還會(huì)交給Sub-DAC電路以產(chǎn)生余量電荷Qout所需模擬電壓Vdac，所產(chǎn)生的Vdac會(huì)通過(guò)電荷加減電容Cs對(duì)Qi進(jìn)行電荷加減得到本級(jí)電路的余量電荷Qout，若輸入電荷Qi較大，則D(n)較大，Vdac的改變量⊿Vdac越大；t3時(shí)刻，本級(jí)電路的電荷傳輸電路St打開(kāi)，Qout將會(huì)傳輸?shù)较乱患?jí)子級(jí)電路；t4時(shí)刻，本級(jí)電路電荷傳輸電路St關(guān)斷，本級(jí)電路向下級(jí)電路的電荷傳輸工作結(jié)束；t4～t5時(shí)刻，t4時(shí)刻的電壓VXn(4)將保持不變；t5時(shí)刻，本級(jí)復(fù)位開(kāi)關(guān)Sr打開(kāi)，復(fù)位電壓Vs對(duì)Xn進(jìn)行復(fù)位，Xn電壓逐漸上升；t6時(shí)刻，本級(jí)電路復(fù)位工作結(jié)束，此時(shí)Xn電壓VXn(6)應(yīng)該等于t0時(shí)刻電壓，子級(jí)電路一個(gè)完整的時(shí)鐘周期工作完畢。

從上述電荷域流水線子級(jí)電路的工作機(jī)理可以看出，對(duì)于電荷域流水線ADC，電荷的傳輸、加/減、比較量化等功能均圍繞各子級(jí)的電荷存儲(chǔ)節(jié)點(diǎn)進(jìn)行。電荷在不同電荷存儲(chǔ)節(jié)點(diǎn)之間的傳輸速度和傳輸效率直接決定ADC的速度和精度。因此高精度和可靠性電荷存儲(chǔ)節(jié)點(diǎn)的設(shè)計(jì)是電荷域流水線ADC子級(jí)電路版圖設(shè)計(jì)的核心工作。

2　電荷域流水線子級(jí)電路的版圖實(shí)現(xiàn)

2.1電荷域ADC子級(jí)電路版圖布局方式

圖2所示為本文設(shè)計(jì)的典型全差分結(jié)構(gòu)電荷域流水線ADC子級(jí)電路版圖包括基準(zhǔn)信號(hào)產(chǎn)生電路版圖區(qū)、比較器陣列版圖區(qū)、基準(zhǔn)信號(hào)選擇電路版圖區(qū)、電荷傳輸電路版圖區(qū)和電荷存儲(chǔ)電容版圖區(qū)。整個(gè)電荷域流水線子級(jí)電路的版圖布局以比較器陣列中心軸為對(duì)稱軸，左右兩側(cè)完全對(duì)稱；此外圖中版圖空白部分由去耦電容填充，以進(jìn)一步減小各類噪聲對(duì)電路核心版圖模塊部分的干擾。圖中電荷傳輸電路版圖區(qū)與電荷存儲(chǔ)電容版圖區(qū)共同構(gòu)成了本級(jí)電荷域ADC子級(jí)電路的電荷存儲(chǔ)節(jié)點(diǎn)，因此對(duì)該兩大版圖區(qū)域的版圖設(shè)計(jì)應(yīng)特別小心。本文在該兩大版圖區(qū)域的版圖區(qū)域外圍設(shè)置了由P型襯底隔離帶版圖區(qū)與N阱隔離帶版圖區(qū)所組成的雙環(huán)保護(hù)隔離帶，以使數(shù)字電路引起的襯底噪聲對(duì)該部分版圖區(qū)域的干擾最小化。

圖2　電荷域流水線子級(jí)電路版圖布局

2.2電荷存儲(chǔ)電容的匹配設(shè)計(jì)

在普通CMOS工藝中，可以實(shí)現(xiàn)的片上電容包括：結(jié)電容、柵電容、金屬-多晶、金屬-金屬電容等等，其中前兩種容易實(shí)現(xiàn)高電容密度，后兩種容易實(shí)現(xiàn)高匹配精度和線性度。要實(shí)現(xiàn)高性能電荷域流水線ADC，子級(jí)電路內(nèi)部的電荷存儲(chǔ)電容對(duì)于電容的匹配精度和線性度均要求均非常嚴(yán)格，因此論文采用高匹配精度的金屬-金屬電容來(lái)實(shí)現(xiàn)電荷存儲(chǔ)電容。對(duì)于金屬-金屬電容的實(shí)現(xiàn)，可以采用不同金屬層之間的平板電容結(jié)構(gòu)也可以采用同層金屬線之間的叉指結(jié)構(gòu)，前者相對(duì)容易實(shí)現(xiàn)絕對(duì)精度，但是大電容實(shí)現(xiàn)需要比較大的面積開(kāi)銷；后者相對(duì)更容易實(shí)現(xiàn)容值更大的電容，同時(shí)也容易實(shí)現(xiàn)高精度匹配。綜合考慮，論文選擇用叉指結(jié)構(gòu)的金屬-金屬電容來(lái)實(shí)現(xiàn)電荷存儲(chǔ)電容，具體結(jié)構(gòu)如圖3(a)所示。

圖3　電荷存儲(chǔ)電容結(jié)構(gòu)及版圖實(shí)現(xiàn)

圖3(a)中電荷存儲(chǔ)電容的結(jié)構(gòu)是采用3層金屬并聯(lián)的叉指結(jié)構(gòu)，目的是增大單位面積電容的容值。論文中ADC設(shè)計(jì)采用的是1P6M0.18μmCMOS工藝，電容實(shí)現(xiàn)采用的是第三、四、五層鋁線。圖3(b)所示為電荷存儲(chǔ)電容的具體版圖實(shí)現(xiàn)，中間部分正、負(fù)端交叉布局的為有效電荷存儲(chǔ)電容，左右兩側(cè)為起匹配保護(hù)作用的dummy電容，所有電容的外圍設(shè)置了保護(hù)隔離環(huán)帶來(lái)隔離外界噪聲的耦合。

2.3電荷域1.5b/級(jí)子級(jí)電路版圖實(shí)現(xiàn)

圖4所示為采用上述子級(jí)電路布局方式，基于1P6M0.18μmCMOS工藝設(shè)計(jì)得到的典型電荷域1.5b/級(jí)流水線子級(jí)電路版圖具體實(shí)現(xiàn)。該子級(jí)電路為14位250MSPSADC的第三級(jí)子級(jí)電路，版圖面積為0.1×0.22mm2。

圖4　1.5b/級(jí)流水線子級(jí)電路版圖實(shí)現(xiàn)

3　試驗(yàn)結(jié)果

本文所設(shè)計(jì)的電荷域流水線ADC子級(jí)電路版圖布局方式已成功應(yīng)用于一款14位250MSPS電荷域流水線ADC電路中，并流片驗(yàn)證。圖5所示為該14位ADC的系統(tǒng)結(jié)構(gòu)圖。輸入模擬信號(hào)處理通道包括一個(gè)高速采樣保持電路，兩級(jí)電荷域2.5-bit子級(jí)電路，8級(jí)電荷域1.5-bit子級(jí)電路和最后一級(jí)電荷域3-bitflashADC電路。由于電荷域流水線ADC各子級(jí)電路對(duì)于共模電荷誤差非常敏感，因此必須使用共模電荷控制電路[8]。

圖5　14位250MSPS ADC系統(tǒng)框圖

圖6所示為應(yīng)用本文所設(shè)計(jì)的電荷域流水線ADC子級(jí)電路版圖布局方式的14位250MSPS流水線ADC電路的芯片概貌圖和測(cè)試結(jié)果。ADC樣片的概貌圖如圖6(a)所示，圖中芯片上部基準(zhǔn)電壓產(chǎn)生和共模電荷控制電路，中間部分為采樣保持電路和錐形電荷域流水線ADC各級(jí)子級(jí)電路，下部為時(shí)鐘接收、DLL及其驅(qū)動(dòng)電路，最右側(cè)為數(shù)字校準(zhǔn)邏輯部分。所設(shè)計(jì)14位ADC采用0.18um1P6MCMOS工藝流片，整個(gè)ADC芯片電路包括PAD和ESD保護(hù)電路在內(nèi)的面積為2.6×4mm2，其中采樣保持和11級(jí)子級(jí)電路面積為0.8×1.8mm2，共模電荷控制電路占用了0.4×1.3mm2的電路面積。圖6(b)所示為ADC測(cè)試得到的FFT頻譜圖，在240MHz采樣條件下對(duì)于20.1MHz正弦輸入信號(hào)轉(zhuǎn)換得到的無(wú)雜散動(dòng)態(tài)范圍(SFDR)為78.1dBc，信噪比(SNR)為70.5dBFS，信噪失真比(SNDR)為69.6dBFS，整個(gè)芯片的功耗僅230mW。

圖6　ADC芯片概貌圖和測(cè)試結(jié)果

4　結(jié)　語(yǔ)

本文在對(duì)電荷域流水線ADC子級(jí)電路結(jié)構(gòu)和原理進(jìn)行分析的基礎(chǔ)上，設(shè)計(jì)了一種基于普通CMOS工藝、適用于高速高精度電荷域流水線ADC的子級(jí)電路版圖布局方式?；谒O(shè)計(jì)的子級(jí)電路版圖布局方式，論文采用1P6M0.18μmCMOS工藝完成了一種14位250MSPS電荷域流水線ADC的設(shè)計(jì)和流片，測(cè)試結(jié)果表明該ADC電路在240MSPS采樣條件下對(duì)于20.1MHz的輸入信號(hào)得到的SNR為70.5dBFS，顯示出非常好的綜合性能，證明了所設(shè)計(jì)的電荷域流水線ADC子級(jí)電路版圖布局方式的有效性。本文所設(shè)計(jì)的子級(jí)電路版圖布局方式非常適合于應(yīng)用在高速高精度電荷域流水線ADC的版圖布局設(shè)計(jì)工作中。

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張甘英(1977—)，女，福建武平人，高級(jí)工程師，2000年畢業(yè)于南京理工大學(xué)電子信息工程專業(yè)，長(zhǎng)期從事數(shù)?；旌霞呻娐钒鎴D設(shè)計(jì)工作，主要研究方向?yàn)閿?shù)?；旌霞呻娐钒鎴D設(shè)計(jì)，在國(guó)內(nèi)外期刊和國(guó)際會(huì)議發(fā)表論文多篇，授權(quán)專利2項(xiàng)；E-mail:diaoyuds@126.com

陳珍海(1982—)，男，安徽黃山人，在讀博士后，高級(jí)工程師，2014年畢業(yè)于西安電子科技大學(xué)微電子學(xué)與固體電子學(xué)專業(yè)獲博士學(xué)位，現(xiàn)在中國(guó)電子科技集團(tuán)第58研究所博士后工作站工作，主要研究方向?yàn)楦咚俚凸臄?shù)?；旌霞呻娐吩O(shè)計(jì)，在國(guó)內(nèi)外期刊和國(guó)際會(huì)議發(fā)表論文30余篇，授權(quán)專利24項(xiàng)。

Floor-planning Method of Sub-stage Circuit for Charge Domain Pipelined ADCs

ZHANG Gan-ying, CHEN Zhen-hai, WEI Jing-he ，YU Zong-guang

(No.58thResearch Institute, China Electronic Technology Group Corporation, Wuxi, Jiangsu 214035, China)

The circuit structure and the scheme of the sub-stage for charge domain pipelined ADC is analyzed. And a new floor-planning method of the sub-stage circuit suitable for high speed high precision charge domain pipelined ADC based on CMOS process is designed. Based on the newly designed floor-planning method of the sub-stage circuit and a high precision metal-on-metal capacitor matching technique, the layout design of typical charge domain sub-stage circuit has been finished and successfully used in a 14-bit 250MSPS charge domain pipelined ADC in 0.18 μm CMOS 1P6M 1.8 V process. Test results show the 14-bit 250MSPS ADC achieves the SNR of 70.5dBFS with 20.1 MHz input at 240MSPS, while consumes the power consumption of 230 mW and occupies an area of 2.6×4mm2. The layout design process has successfully realized the performance of ADC circuits．

Pipelined Analog-to-Digital Converter; Charge Domain; Layout Design; Sub-stage Circuit; Capacitor Matching

10.3969/j.issn.1673-5692.2016.02.013

2016-01-29

2016-03-06

國(guó)家自然科學(xué)基金(61474092)