黃華明 黃榮

摘 要 本文介紹了基于IEEEl588V2的精確時鐘同步協(xié)議（PTP）系統(tǒng)中，為解決系統(tǒng)主時鐘板卡與各從時鐘子板卡之間的時間精確同步的設(shè)計復(fù)雜性，并減少板卡間為實現(xiàn)時間同步所必須的硬件走線互聯(lián)以減低成本，而提出的一種簡化的低成本設(shè)計方案。

【關(guān)鍵詞】IEEE1588V2 精確時鐘同步協(xié)議 主時鐘 從時鐘 時間同步

1 引言

精確時鐘同步系統(tǒng)的實現(xiàn)是基于IEEE1588V2協(xié)議標準的[1]。在一個IEEE1588V2協(xié)議系統(tǒng)中，對一個時鐘節(jié)點設(shè)備包含的幾塊或多塊硬件板卡，需要實現(xiàn)節(jié)點內(nèi)的時間同步，以滿足該節(jié)點各端口可作為邊緣時鐘端口的應(yīng)用場合。

在一個設(shè)備的多塊板卡，通常是通過背板的互聯(lián)來進行數(shù)據(jù)通信的。作為時間同步的物理載體，時間同步所需的信號互聯(lián)線也是需要經(jīng)過背板的。所以在有一個可靠的傳輸協(xié)議保證時間同步穩(wěn)定性的前提下，如何減少時間同步所必須的信號數(shù)量，對于這種經(jīng)過背板的多板卡信號互通，在降低設(shè)計復(fù)雜度和實現(xiàn)成本上，都具有非常重要的意義。

2 主從時鐘時間同步的實現(xiàn)方法。

本文關(guān)注的重點是在實現(xiàn)IEEE1588V2時間同步[2]硬件實現(xiàn)中，如何通過一個穩(wěn)定的時間傳輸協(xié)議，使得時間傳輸所需的硬件信號互聯(lián)線達到最少化。

2.1 最初典型設(shè)計

時間同步算法依賴三個硬件互聯(lián)信號：

25兆赫茲發(fā)送時鐘：用于同步傳輸時間信息的時鐘信號。

心跳控制信號：用于標記開始傳輸時間信息的同步信號。

串行時間信息：承載80比特位的標準IEEE1588時間值。

主時鐘在125兆赫茲的發(fā)送時鐘域產(chǎn)生主時間計數(shù)和25兆赫茲的同步傳輸時鐘，并且在25兆赫茲時鐘產(chǎn)生待發(fā)送的串行化時間計數(shù)，最后通過背板將時間信息連同同步心跳信號以25兆赫茲的同步方式發(fā)送到從時鐘。從時鐘基于心跳同步信號使用25兆赫茲時鐘接收同步時間信息并解串。最后將解串后的并行同步時間信號經(jīng)過跨時鐘域處理，在從時鐘的125兆赫茲時鐘域下同步本地時間發(fā)生器，從而最終實現(xiàn)主從時鐘的時間定時同步。

這種設(shè)計有2個明顯的缺點：

（1）需要3根信號線來實現(xiàn)時間同步傳輸。這對于硬件設(shè)計來說是很不經(jīng)濟和不方便的，尤其對于連線過背板的情況下。

（2）設(shè)計中需要時間信息的發(fā)送串行化、接收解串、并行時間信息的跨時鐘域處理等過程。所以對于芯片的設(shè)計也是相對比較復(fù)雜的。

2.2 優(yōu)化設(shè)計

優(yōu)化設(shè)計去掉了心跳同步控制信號，在主從時鐘之間減少一根硬件互聯(lián)線。將時間同步信息疊加到串行時間信息的前部，用一個時鐘周期的低電平表示。其他部分的設(shè)計與上述保持一致。

但優(yōu)化設(shè)計仍然存在一些缺點：

（1）盡管為實現(xiàn)時間同步在主從時鐘之間已經(jīng)去掉一根硬件連線，但仍然需要2根信號線來實現(xiàn)時間同步傳輸。

（2）設(shè)計中仍然需要時間信息的發(fā)送串行化、接收解串、并行時間信息的跨時鐘域處理等過程。所以對于芯片的設(shè)計還是相對比較復(fù)雜的。

2.3 改進型設(shè)計方案

在大多數(shù)應(yīng)用場景下，只需要進行一秒內(nèi)的時間精確同步。一秒以上時間信息可以通過相對較慢的方法如軟件方法進行同步。而且在精確時間同步系統(tǒng)中的大多數(shù)情況下，其實是不需要秒以上的時間信息的。所以我們新設(shè)計的秒內(nèi)信息同步能夠滿足系統(tǒng)的應(yīng)用需求。

如上圖所示，在主時鐘側(cè)，首先基于125兆赫茲的發(fā)送主時鐘產(chǎn)生占空比為50%的25兆赫茲同步發(fā)送時鐘并同時產(chǎn)生主時鐘的時間計數(shù)。當主時鐘的時間計數(shù)器在秒翻轉(zhuǎn)邊界時，產(chǎn)生一個整秒信號脈沖，此整秒信號脈沖寬度為5個周期的125兆赫茲的發(fā)送主時鐘。當25兆赫茲時鐘發(fā)生器檢測到整秒信號脈沖時，將產(chǎn)生的25兆赫茲同步發(fā)送時鐘占空比調(diào)整為20%。

從時鐘側(cè)有一個時鐘檢測功能模塊，當檢測到過來的25兆赫茲同步發(fā)送時鐘的占空比為20%時，將整秒信號從該25兆時鐘中恢復(fù)出來。同時用從時鐘的125兆赫茲時鐘檢測到來的25兆赫茲同步發(fā)送時鐘的上升沿，每檢測到一個上升沿，從時間發(fā)生器的計數(shù)器增加40納秒。使用這種時鐘邊沿檢測并推動時間步進計數(shù)，同時利用整秒信號進行秒內(nèi)同步，最終產(chǎn)生與主時鐘時間同步的從時鐘時間計數(shù)器。

3 結(jié)果及分析

本文描述的新的設(shè)計方案，能夠有效的傳送系統(tǒng)內(nèi)的時間信息，滿足時間同步系統(tǒng)的性能需求。

另一方面，相對于其他的同類設(shè)計，在物理上減少了傳送同步時間信息的硬件連線，降低了系統(tǒng)的實現(xiàn)成本。同時也極大的減小了系統(tǒng)實現(xiàn)的復(fù)雜度，并在降低實現(xiàn)復(fù)雜度的前提下同時增強了設(shè)計的可靠性。如表1所示。

4 結(jié)束語

基于FPGA的實現(xiàn)，本文提出了一種系統(tǒng)內(nèi)主時鐘與從時鐘間的硬件時間同步實現(xiàn)方案，該技術(shù)實現(xiàn)被廣泛應(yīng)用到OTN/PTN網(wǎng)絡(luò)設(shè)備的多種接口板卡上。實際的系統(tǒng)同步測試結(jié)果表明，該方案在保持同步性能同等情況下，將原來的時間同步的布線數(shù)量降低到原來的30%，同時減少了約50%的實現(xiàn)復(fù)雜度及工作量。

參考文獻

[1]中國移動高精度時間同步1588v2時間接口規(guī)范[S].中國移動通信有限公司發(fā)布，2010.

[2]中國移動高精度時間同步1PPS+TOD時間接口規(guī)范[S].中國移動通信有限公司發(fā)布，2010.

作者單位

上海貝爾股份有限公司 上海市 201206